FIFO 相关（AXI）

[cisen]

总结

• FIFO的结构包括三部分：是空还是满判断，计数器和ram
• 空满判断：https://github.com/cisen/sourcecode-iob-cache/blob/main/submodules/MEM/fifo/sfifo/sfifo.v
• 计数器：https://github.com/cisen/sourcecode-iob-cache/blob/main/submodules/MEM/fifo/bin_counter.v
• ram：https://github.com/cisen/sourcecode-iob-cache/blob/main/submodules/MEM/dp_ram/dp_ram.v

AXI4-stream DATA FIFO IP核配置

Component Name：器件名字。 FIFO depth：FIFO深度。 Enable packet mode：使能包模式 Asynchronous Clocks：异步时钟 Synchronization Stages across Cross Clock Domain Logic：一般默认即可。 ACLKEN Conversion Mode：选择ACLKEN信号的转换模式。 FIFO接口配置如下： TDATA width：数据位宽 Enable TSTRB：使能控制 Enable TLAST：使能控制 TID width (bits)：位宽设置 TDEST width (bits)：位宽设置 TUSER Width (bits)：位宽设置

4 AXI4-stream DATA FIFO 接口信号

M_AXIS_tdata：数据 M_AXIS_tkeep：数据有效位 M_AXIS_tlast：最后一个数据有效 M_AXIS_tvalid：数据有效 S_AXIS_tready：空闲状态