Open Justin5567 opened 3 years ago
合成考量到是後來老師要求 所以這部分採取加分制度 (各位合成的製成和FPGA板子類型也不一樣 無法公平比較)
我們不單只會看 presim 結果 會檢查你的設計是否有多餘的 delay 有用 state machine 實作的盡可能在文件多加 state diagram 做解釋 Dataflow 的排程 是否符合作業的要求 文件詳細度 Coding Style 等
助教你好,請教你要怎麼檢查設計是否有多餘的 delay,是看波型圖嗎?還是有甚麼其他的方式呢
我們不單只會看 presim 結果 會檢查你的設計是否有多餘的 delay 有用 state machine 實作的盡可能在文件多加 state diagram 做解釋 Dataflow 的排程 是否符合作業的要求 文件詳細度 Coding Style 等
@bnbn860904 哈哈哈 😄
請問design最後是單純比Execution time的ranking,還是會考量到Execution time與Area?