FleaFPGA source treba prilagodit ulx2s

[emard]

Taj source napravljen je za FleaFPGA pločicu http://www.fleasystems.com/fleaFPGA_Uno.html

koja ima nešto durgačiji lattice čip ali je isto razvojno okruženje diamond pa source prije stavljanja na git malo treba počistit od binarnih fajlova od kompajlera. Tako se prvo stavi na git, sirovo sa zahvalama orig. autorima

Onda ga prilagodi tako da se kompajlira sa diamondom (za početak ne mora stvarno raditi glavno da compile prođe)

Treće se spoji shema i proba sve skupa i popravlja da proradi

[BojanoN]

Evo,pustio sam kompajl,izbacio je hrpu warninga,ali je kompajliranje proslo bez errora.Sad,neznam koliko je to zadovoljavajuce,jer je lista warninga poprilicno velika :)

[emard]

Sve je to super dok nema errora

da li si skompajlirao za naš chip FX2 ili je compile za njihov (neki MachXO)

2015-12-23 12:37 GMT+01:00 BojanoN notifications@github.com:

Evo,pustio sam kompajl,izbacio je hrpu warninga,ali je kompajliranje proslo bez errora.Sad,neznam koliko je to zadovoljavajuce,jer je lista warninga poprilicno velika :)

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-166869969.

[BojanoN]

Sad sam tek skuzio da je kompajl bio za mach čipove haha Sad kad sam pustio za fx2 javlja error kod kompajla

[BojanoN]

Evo,naletio sam na konkretan error s kojim neznam sto bih,pa bilo koji savjet je dobrodosao

1166315 ERROR - logical block 'user_module1/U2/PLLInst_0' with type 'EHXPLLJ' is unexpanded.

[emard]

Izgleda da je to modul koji XO2 ima FX2 nema treba malo u source pogledati svrhu tog modula i naći mu zamjenu

Tipično PLL-ovi to su konverteri clocka iz jedne frekve u drugu. Oni su specifični za svaki čip i nakon odabira pravog čipa može ih se ponovo generirati iz diamond user interfacea

On Wed, Dec 23, 2015 at 2:20 PM, BojanoN notifications@github.com wrote:

Evo,naletio sam na konkretan error s kojim neznam sto bih,pa bilo koji savjet je dobrodosao

1166315 ERROR - logical block 'user_module1/U2/PLLInst_0' with type 'EHXPLLJ' is unexpanded.

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-166892161.

[BojanoN]

Evo,generirao sam xp2 pll modul,malo ga uredio i kompajl je prosao :D

[emard]

Si dobio sve frekvencije sa samo 1 PLL? Ja sam isto nešto pokušao, obrisao sve fajlove koji se ne koriste

morao sam potrošiti oba 2 PLL za njegove frekve, umjesto 8 i 8.3333, umjesto 20 imam 25 ostalo je točno

https://github.com/emard/flearadio

Kasnije, to bi trebalo malo bolje složiti da koristi samo dvije frekve npr iste koje koristi i f32c, 325 MHz i 81.25 MHz pa ga onda možemo spojiti na CPU

2015-12-24 19:58 GMT+01:00 BojanoN notifications@github.com:

Evo,generirao sam xp2 pll modul,malo ga uredio i kompajl je prosao :D

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167150075.

[emard]

Napravi kod sebe u gitu clone ovoga receivera pa probaj dalje https://github.com/emard/flearadio

2015-12-25 9:17 GMT+01:00 Davor Emard vordah@gmail.com:

Si dobio sve frekvencije sa samo 1 PLL? Ja sam isto nešto pokušao, obrisao sve fajlove koji se ne koriste

morao sam potrošiti oba 2 PLL za njegove frekve, umjesto 8 i 8.3333, umjesto 20 imam 25 ostalo je točno

https://github.com/emard/flearadio

Kasnije, to bi trebalo malo bolje složiti da koristi samo dvije frekve npr iste koje koristi i f32c, 325 MHz i 81.25 MHz pa ga onda možemo spojiti na CPU

2015-12-24 19:58 GMT+01:00 BojanoN notifications@github.com:

Evo,generirao sam xp2 pll modul,malo ga uredio i kompajl je prosao :D

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167150075.

[emard]

Imamo malu situaciju - za radio je potreban analogni komparator koji je ugrađen u MachXO i nalazi se na GPIO 10 i 1

za naš čip bi trebalo malo pobrowsat dokumentaciju na netu da li taj naš ima analogni komparator i na kojim pinovima je te da li imamo sreće da su ti pinovi spojeni izvana

Ako to nema, možemo i spojiti vanjski kompator to se isto može u elmatis/čipoteci za par kn dobit

ili neznam, ako ništa neće moraćemo naručit FleaFPGA :)

2015-12-25 9:28 GMT+01:00 Davor Emard vordah@gmail.com:

Napravi kod sebe u gitu clone ovoga receivera pa probaj dalje https://github.com/emard/flearadio

2015-12-25 9:17 GMT+01:00 Davor Emard vordah@gmail.com:

Si dobio sve frekvencije sa samo 1 PLL? Ja sam isto nešto pokušao, obrisao sve fajlove koji se ne koriste

morao sam potrošiti oba 2 PLL za njegove frekve, umjesto 8 i 8.3333, umjesto 20 imam 25 ostalo je točno

https://github.com/emard/flearadio

Kasnije, to bi trebalo malo bolje složiti da koristi samo dvije frekve npr iste koje koristi i f32c, 325 MHz i 81.25 MHz pa ga onda možemo spojiti na CPU

2015-12-24 19:58 GMT+01:00 BojanoN notifications@github.com:

Evo,generirao sam xp2 pll modul,malo ga uredio i kompajl je prosao :D

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167150075.

[BojanoN]

pa,nakon generiranja xp2 pll-a sam se fokusirao na otklanjanje errora,ali mislim da sam vecinu signala frekvencija uspio ocuvat.Sad cu se bacit malo na browsanje dokumentacije,medutim sutra rano krecem na put i nema me do pon navecer tako da u tom periodu necu stic nikakvog posla obaviti

[BojanoN]

Sto se tice komparatora,cini mi se da ga nas cip nema integriranog,ali koji je tocan razlog zbog kojeg on mora bit analogni?Moze li se mozda sklop opisat u vhdlu,u sklopu recievera,pa da se na odredene pinove dovodi signal?

[emard]

Treba komparator i to dovoljno brz da prođe 100 MHz

Razlog tome je da ulaz treba reagirat na slab signal od antene koji je jedva koji mV

analogni komparator je baš za to jer nema histerezu, a digitalni ulaz ima histerezu oko 1V dakle ignoriraće mV

treba nam puno jači signal što nije nemoguće napraviti s obzirom da u FPGA imamo i predajnik pa ako njega spojimo to bi trebalo biti OK za proof of concept

u tom slućaju netreba ni RLC mreža nego samo 1k otpornik

ta koncepcija fpga prijemnika mi je baš fora pa je super da bar probamo

2015-12-25 21:33 GMT+01:00 BojanoN notifications@github.com:

Sto se tice komparatora,cini mi se da ga nas cip nema integriranog,ali koji je tocan razlog zbog kojeg on mora bit analogni?Moze li se mozda sklop opisat u vhdlu,u sklopu recievera,pa da se na odredene pinove dovodi signal?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167261467.

[emard]

dobro bi nam došao analgni komparator za 3.3V, brzine 9ns ili brže,

probaj malo prekopati po elmatis čipoteci i tevetron web katalozima ako koji imaju odma za kupit

2015-12-26 0:16 GMT+01:00 Davor Emard vordah@gmail.com:

Treba komparator i to dovoljno brz da prođe 100 MHz

Razlog tome je da ulaz treba reagirat na slab signal od antene koji je jedva koji mV

analogni komparator je baš za to jer nema histerezu, a digitalni ulaz ima histerezu oko 1V dakle ignoriraće mV

treba nam puno jači signal što nije nemoguće napraviti s obzirom da u FPGA imamo i predajnik pa ako njega spojimo to bi trebalo biti OK za proof of concept

u tom slućaju netreba ni RLC mreža nego samo 1k otpornik

ta koncepcija fpga prijemnika mi je baš fora pa je super da bar probamo

2015-12-25 21:33 GMT+01:00 BojanoN notifications@github.com:

Sto se tice komparatora,cini mi se da ga nas cip nema integriranog,ali koji je tocan razlog zbog kojeg on mora bit analogni?Moze li se mozda sklop opisat u vhdlu,u sklopu recievera,pa da se na odredene pinove dovodi signal?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167261467.

[emard]

zapravo može i sporj propagation time ali da pušta barem 120 MHz

2015-12-26 0:40 GMT+01:00 Davor Emard vordah@gmail.com:

dobro bi nam došao analgni komparator za 3.3V, brzine 9ns ili brže,

probaj malo prekopati po elmatis čipoteci i tevetron web katalozima ako koji imaju odma za kupit

2015-12-26 0:16 GMT+01:00 Davor Emard vordah@gmail.com:

Treba komparator i to dovoljno brz da prođe 100 MHz

Razlog tome je da ulaz treba reagirat na slab signal od antene koji je jedva koji mV

analogni komparator je baš za to jer nema histerezu, a digitalni ulaz ima histerezu oko 1V dakle ignoriraće mV

treba nam puno jači signal što nije nemoguće napraviti s obzirom da u FPGA imamo i predajnik pa ako njega spojimo to bi trebalo biti OK za proof of concept

u tom slućaju netreba ni RLC mreža nego samo 1k otpornik

ta koncepcija fpga prijemnika mi je baš fora pa je super da bar probamo

2015-12-25 21:33 GMT+01:00 BojanoN notifications@github.com:

Sto se tice komparatora,cini mi se da ga nas cip nema integriranog,ali koji je tocan razlog zbog kojeg on mora bit analogni?Moze li se mozda sklop opisat u vhdlu,u sklopu recievera,pa da se na odredene pinove dovodi signal?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167261467.

[emard]

Spojio sam 2 pločice antene j2_16 direktno žicom, bez RLC

jednu sam učitao predajnik f32c RDS TTS text to speech a na drugu naš flearadio skompajliran za ulx2s

sa btn left-right se lako nađei stanica, čuje se ton u slušalicama, dosta krči al to je to

2015-12-26 0:45 GMT+01:00 Davor Emard vordah@gmail.com:

zapravo može i sporj propagation time ali da pušta barem 120 MHz

2015-12-26 0:40 GMT+01:00 Davor Emard vordah@gmail.com:

dobro bi nam došao analgni komparator za 3.3V, brzine 9ns ili brže,

probaj malo prekopati po elmatis čipoteci i tevetron web katalozima ako koji imaju odma za kupit

2015-12-26 0:16 GMT+01:00 Davor Emard vordah@gmail.com:

Treba komparator i to dovoljno brz da prođe 100 MHz

Razlog tome je da ulaz treba reagirat na slab signal od antene koji je jedva koji mV

analogni komparator je baš za to jer nema histerezu, a digitalni ulaz ima histerezu oko 1V dakle ignoriraće mV

treba nam puno jači signal što nije nemoguće napraviti s obzirom da u FPGA imamo i predajnik pa ako njega spojimo to bi trebalo biti OK za proof of concept

u tom slućaju netreba ni RLC mreža nego samo 1k otpornik

ta koncepcija fpga prijemnika mi je baš fora pa je super da bar probamo

2015-12-25 21:33 GMT+01:00 BojanoN notifications@github.com:

Sto se tice komparatora,cini mi se da ga nas cip nema integriranog,ali koji je tocan razlog zbog kojeg on mora bit analogni?Moze li se mozda sklop opisat u vhdlu,u sklopu recievera,pa da se na odredene pinove dovodi signal?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167261467.

[BojanoN]

ok,dakle komparator treba kupiti i zalemiti na plocicu,i onda je sklop prijamnika gotov? koji bi bili koraci nakon toga?uspsut se ispricavam zbog neaktivnpsti zadanja tri dana,nisam imao pristup internetu tokom putovanja

[emard]

Pa recimo da komparator nemora biti doista zalemljen ako se nabavi u DIP kućištu on može biti upiknut u protoboard kao u ulx2s pločica

Probaj nabaviti neki za više od 120 MHz i 3.3V ajmo probat pa šta bude. nije nužno za ovo naše da se komparator stvarno nabavi i proizvede funkcionalan radio,

može sve to biti kao 2 pločice predajnik-prijemnik spojene žicom a "mi znamo" da to inače radi...

2015-12-29 11:54 GMT+01:00 BojanoN notifications@github.com:

ok,dakle komparator treba kupiti i zalemiti na plocicu,i onda je sklop prijamnika gotov? koji bi bili koraci nakon toga?uspsut se ispricavam zbog neaktivnpsti zadanja tri dana,nisam imao pristup internetu tokom putovanja

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167764553.

[BojanoN]

Evo,upravo sam se vratio iz chipoteke gdje mi covjek nije mogao naci komparato

[BojanoN]

Evo,upravo sam se vratio iz chipoteke gdje mi covjek nije mogao naci komparato

[BojanoN]

Mislim da nije ni znao sto trazim,ali nastavit cu kopat po web-katalozima

[emard]

Da, nije on tolko stručan da mu opišeš svojstva elementa a on ti ga proda, treba znati oznaku elementa, uglavnom pogledaš nešto s web kataloga i probaš to nać na čipotekinom catalogu

probaj i ovdje nešto nać http://export.farnell.com/

oni imaju predstavništvo u zg i za 2-3 dana može stići

On Tue, Dec 29, 2015 at 5:33 PM, BojanoN notifications@github.com wrote:

Mislim da nije ni znao sto trazim,ali nastavit cu kopat po web-katalozima

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167826389.

[BojanoN]

na chipotekinom katalogu nisam uspio nista takvog naci,al na farnellu sam nasao par

http://export.farnell.com/texas-instruments/tlv7211aidbvr/comparator-single-4us-sot-23-5/dp/2496391?MER=en-me-sr-b-all

http://export.farnell.com/texas-instruments/tlv3011amdbvrep/comparator-single-6us-sot-23-6/dp/2496381?MER=en-me-sr-b-all

ovaj od 4us je nesto jeftiniji,ali to ne predstavlja neki problem

[emard]

Takvi su prespori, u datasheetu ih testiraju na frekvenciji 10kHz Nama treba nešto što radi na 120 MHz

ne brini sad za cijenu samo nađi ja mogu 5-6 komada naručit

On Tue, Dec 29, 2015 at 9:22 PM, BojanoN notifications@github.com wrote:

na chipotekinom katalogu nisam uspio nista takvog naci,al na farnellu sam nasao par

http://export.farnell.com/texas-instruments/tlv7211aidbvr/comparator-single-4us-sot-23-5/dp/2496391?MER=en-me-sr-b-all

http://export.farnell.com/texas-instruments/tlv3011amdbvrep/comparator-single-6us-sot-23-6/dp/2496381?MER=en-me-sr-b-all

ovaj od 4us je nesto jeftiniji,ali to ne predstavlja neki problem

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-167869025.

[BojanoN]

evo,nasao sam najbrzi u ponudi

http://export.farnell.com/analog-devices/adcmp572bcpz-wp/ultrafast-comp-dual-150ps-lfcsp/dp/2462364

dali je za ovaj tjedan bio planiran drugi sastanak?

[emard]

Koliko ja znam službeno nije ali ja ću vjerojatno biti u "radioni" kruge 48 radiona.org u utorak oko 20h (to je relativno blizu faxa)

Naručiću par komada tih analognih komparatora veoma su sitni pa treba smisliti neku pločicu da se mogu upotrijebiti (mislim da se i te pločice "breakout boards" mogu naručiti) za tu veličinu chipova

2016-01-04 1:00 GMT+01:00 BojanoN notifications@github.com:

evo,nasao sam najbrzi u ponudi

http://export.farnell.com/analog-devices/adcmp572bcpz-wp/ultrafast-comp-dual-150ps-lfcsp/dp/2462364

dali je za ovaj tjedan bio planiran drugi sastanak?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-168556473.

[emard]

QFN package je jako teško zalemit našo sam ti nešto praktičnije naručiću ove ANALOG DEVICES ADCMP600BRJZ Analogue Comparator, Rail to Rail, High Speed, 1, 3.5 ns, 2.5V to 5.5V, SOT-23, 5 Add to Favourites Spotted an Error? Print Page http://export.farnell.com/analog-devices/adcmp600brjz/comparator-railrail-3-5ns-5sot23/dp/1331023# [image: ANALOG DEVICES ADCMP600BRJZ]

Click to zoom

Image is for illustrative purposes only. Please refer to product description. [image: ANALOG DEVICES] http://export.farnell.com/analog-devices

• Manufacturer: ANALOG DEVICES http://export.farnell.com/analog-devices
• Order Code: 1331023

• Manufacturer Part No ADCMP600BRJZ

2016-01-04 1:57 GMT+01:00 Davor Emard vordah@gmail.com:

Koliko ja znam službeno nije ali ja ću vjerojatno biti u "radioni" kruge 48 radiona.org u utorak oko 20h (to je relativno blizu faxa)

Naručiću par komada tih analognih komparatora veoma su sitni pa treba smisliti neku pločicu da se mogu upotrijebiti (mislim da se i te pločice "breakout boards" mogu naručiti) za tu veličinu chipova

2016-01-04 1:00 GMT+01:00 BojanoN notifications@github.com:

evo,nasao sam najbrzi u ponudi

http://export.farnell.com/analog-devices/adcmp572bcpz-wp/ultrafast-comp-dual-150ps-lfcsp/dp/2462364

dali je za ovaj tjedan bio planiran drugi sastanak?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-168556473.

[BojanoN]

Odlicno,bit ce ga puno lakse zalemiti :D Sad,koji bi daljnji koraci bili dok komparator ne stigne,obzirom da predavanja uskoro pocinju?

[emard]

Koraci (danas neću bit u radioni pa mailom)

u svom git-u skloniraj moj lfeareadio pa ga iskoristi za bazu svog projecta dodaj tu i nek random generator ako što imaš uglavnom nek source bude u git-u

stavljaj samo prave sourcove, nemoj privremene fajlove od kompajlera niti binaryje

koristeći 2 različite fer fpga pločice predajnik-prijemnik spoji ih direktno žicom i uvjeri se da flearadio radio. 2 žice GND i signal

prva pločica - predajnik f32c fpgarduino sa example TTS (text to speech, sinteza govora) izlaz je negdje tipa j2_16 no nisam ziher pogledaj u sorsu

druga pločca - prijemnik tu ubaci fleafpga radio koji si skompajlirao, na ulaz prijemnika (bez RLC mreže i bez komparatora direktno spoji izlaz od predajnika)

uštekaj 3.5mm jack slušalica i sa tipkama pretraži stanice dok ne nađeš

malo experimentiraj sa prijemnikom mijenjaj mu parametre da vidiš dobiješ li što bolje ili lošiije

2016-01-04 23:14 GMT+01:00 BojanoN notifications@github.com:

Odlicno,bit ce ga puno lakse zalemiti :D Sad,koji bi daljnji koraci bili dok komparator ne stigne,obzirom da predavanja uskoro pocinju?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-168827916.

[BojanoN]

Evo,sa zadovoljstvom javljam da fleafpga radio i tts rade,jedino je šum velik,ali to pripisujem makeshift spajanju obzirom da nisam imao žice od 0.6 mm nego 0.8 :D Još mi preostaje integrirati rng kod uz fleafpga radio,pa tu imam par pitanja

Kako bi mi konkretno te brojeve prikazali,putem ujprogovog -t flaga ili preko nekog drugog medija? Kako bi tekla sama pretvorba signala?

Ja sam na feru maltene cijeli dan sutra,pa mogu bilo kad preuzeti komparatore :D

[emard]

Super!

Ja bi danas otišao podići komparatore i okvirno bi u 6 ja došao do FER porte javiću mailom još prvo ih trebam podići

Šum je velik, ja bi reko da je to posljedica i digitalnih filteri i obrade signala u fpga, nije sve usklađeno kako bi moglo, ako ti se da promjeni nešto oko FIR filtera ako se štogod popravi

za RNG šum je baš ono što je poželjjno

podaci za početak mogu biti prikazani jedonstavno na onih 8 LED

najbolja stvar bila bi integrirati RNG u obliku registra čitljivog iz procesora f32c pa se u njega može ubaciti i neki test randomnessa

može se dump-ati random na serijski port. Modul u prošloj vježbi radili su ga da ispisuje ime studenata i tsl to bi ujprog-om radilo umjesto slova stavi se random to je to dotok takvih podataka je spor 115200 baud

2016-01-10 22:54 GMT+01:00 BojanoN notifications@github.com:

Evo,sa zadovoljstvom javljam da fleafpga radio i tts rade,jedino je šum velik,ali to pripisujem makeshift spajanju obzirom da nisam imao žice od 0.6 mm nego 0.8 :D Još mi preostaje integrirati rng kod uz fleafpga radio,pa tu imam par pitanja

Kako bi mi konkretno te brojeve prikazali,putem ujprogovog -t flaga ili preko nekog drugog medija? Kako bi tekla sama pretvorba signala?

Ja sam na feru maltene cijeli dan sutra,pa mogu bilo kad preuzeti komparatore :D

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-170397693.

[BojanoN]

Kolega i ja smo danas zapoceli kodiranje sklopa u vhdlu,uz par malih problema oko prikazivanja sadrzaja registra na ledicama,ali nas jos muci konkretna konverzija signala. Mi bi zapravo trebali samo pin na koji je spojen komparator dovesti kao ulaz sklopa ili?

Ja danas imam labos taman u 6,pa ako cete doci malo ranije ili cete biti jos iza 7 na feru onda bih mogao preuzet komparatore

[emard]

Biti ću 5:30 kod porte FER-a imam komparatore ADCMP600BRJZ downloadaj im datasheet da vidiš kako se spajaju raspored pinova

u FPGA ide samo 1 linija, 1 digitalni signal to je izlaz iz komparatora

2 diferencijalna ulaza komparatora se spajaju na odvojene točke prema shemi

antena je žica odrezena na dužinu 75cm

2016-01-11 15:29 GMT+01:00 BojanoN notifications@github.com:

Kolega i ja smo danas zapoceli kodiranje sklopa u vhdlu,uz par malih problema oko prikazivanja sadrzaja registra na ledicama,ali nas jos muci konkretna konverzija signala. Mi bi zapravo trebali samo pin na koji je spojen komparator dovesti kao ulaz sklopa ili?

Ja danas imam labos taman u 6,pa ako cete doci malo ranije ili cete biti jos iza 7 na feru onda bih mogao preuzet komparatore

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-170567543.

[emard]

Jesi pogledao komparatore, hoće li se moći zalemiti na univerzaku

trebalo bi nam zapravo ovo samo to treba nekako skemijati od priručnog materijala

http://www.protocentral.com/1634-large_default/smt-breakout-pcb-set-for-sot-23-sot-89-sot-223-and-to252.jpg

2016-01-11 16:04 GMT+01:00 Davor Emard vordah@gmail.com:

Biti ću 5:30 kod porte FER-a imam komparatore ADCMP600BRJZ downloadaj im datasheet da vidiš kako se spajaju raspored pinova

u FPGA ide samo 1 linija, 1 digitalni signal to je izlaz iz komparatora

2 diferencijalna ulaza komparatora se spajaju na odvojene točke prema shemi

antena je žica odrezena na dužinu 75cm

2016-01-11 15:29 GMT+01:00 BojanoN notifications@github.com:

Kolega i ja smo danas zapoceli kodiranje sklopa u vhdlu,uz par malih problema oko prikazivanja sadrzaja registra na ledicama,ali nas jos muci konkretna konverzija signala. Mi bi zapravo trebali samo pin na koji je spojen komparator dovesti kao ulaz sklopa ili?

Ja danas imam labos taman u 6,pa ako cete doci malo ranije ili cete biti jos iza 7 na feru onda bih mogao preuzet komparatore

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-170567543.

[BojanoN]

Nazlost jos nisam stigao detaljno proci to,pretrpan sam zadnja dva dana,no bacio sam letimican pogled i cini mi se da cak i ako nebudem mogao pinove direktno zalemit na protoboard uzet cu neki rascofanu zicu i zalemit nju na pin

[BojanoN]

pod dva diferencijalna ulaza mislite na ona dva pina s jedne strane sklopa?

[BojanoN]

ok,jedan komparator je unisten jer se pin sa sklopa nicim izazvan samo otkinuo,i to nakon sat vremena pokusavanja

ne vidim bolje alternative od pokusaja frkanja zice oko pinova sklopa,no bojim se da cu ostala dva nehotice unistiti

[BojanoN]

Update:ispada da sam srecom krivo procitao i da pin koji je otpao nije bio ulaz,vec neki shared pin,uspio sam zalemit ulaza i izlaz,samo je pitanje hoce li sklop raditi kako spada

[BojanoN]

I kao zadnji update,otpao je i drugi pin,sklop je sada potpuno neupotrebljiv

[emard]

Nema veze, pokušao si to je OK

razmišljam za drugu varijantu, možda bi trebalo nabaviti breakout board za SOT-23 kućište slično kao ono od adafruita (samo da bude jeftinija poštarina)

ostala alternativa je iz krame izvaditi neki PCB koji ima gore takve elemente i dovoljno duge štampane vodove da se može neka bolja žica zalemit, ispiliti ga, skinuti postijeći IC i staviti ovaj umjesto njega

no dobro šta se može, i dalje je OK varijanta da se FM signal generira ili iz druge pločice ili čak iz iste tako da se sintetiziraju u istom FPGA i predajnik i prijemnik

[BojanoN]

ok,dakle dok se ne nade alternativa,nista od daljnjeg pokusavanja lemljenja

Dakle,varijanta fm predajnika i prijamnika u istom sklopu bi se mogla uklopiti u f32c procesor?

[emard]

Da i to bi se dalo uklopiti f32c predajnik FM interno spojen u vlastit prijemnik i tako se generira RND

OK nisam to probao i pretpostavljam da bi moglo biti 'tijesno' da ostane dovoljno LUT-ova da sve to skupa stane (ovisi i o tome koliko je kompliciran taj RNG)

Ako usfali nešto ćemo skemijati, f32c i ima mnogo opcija da se izbaci suvišno, grafika i razni moduli i ostane samo potreban minimum

2016-01-13 22:39 GMT+01:00 BojanoN notifications@github.com:

ok,dakle dok se ne nade alternativa,nista od daljnjeg pokusavanja lemljenja

Dakle,varijanta fm predajnika i prijamnika u istom sklopu bi se mogla uklopiti u f32c procesor?

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-171443037.

[BojanoN]

Imam pitanje u vezi integriranja registra unutar fleafpga radia,naime nemogu naci nijedan izlaz iz unutarnjeg sklopovlja koji bi mogao spojiti na ulaz registra,jer nijedan nije tipa std_logic_vector.

Prilazem i kod registra ukoliko vas zanima:

http://pastebin.com/fCDDzMu7

[emard]

treba konverirati, postoje vhdl libraryji i funkcije koje pretvaraju razne integere u slv (zgooglaj/zjahhoaj)

2016-01-17 15:09 GMT+01:00 BojanoN notifications@github.com:

Imam pitanje u vezi integriranja registra unutar fleafpga radia,naime nemogu naci nijedan izlaz iz unutarnjeg sklopovlja koji bi mogao spojiti na ulaz registra,jer nijedan nije tipa std_logic_vector.

Prilazem i kod registra ukoliko vas zanima:

http://pastebin.com/fCDDzMu7

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-172328450.

[BojanoN]

Evo,da se javim,uspio sam nać izlazni vektor podataka u FIR8bit sklopu,pa sam unutar FIR-a instancirao onaj iskodirani registar,i omogucio da samo registar salje podatke na ledice.Zacudo,nijedan error se nije izbacio dosad,sto ohrabruje,ali obzirom da necu moci kod isprobat tek do kasno navecer,molio bih vas da samo bacite oko,radi potencijalnih prijedloga/problema

[BojanoN]

https://drive.google.com/open?id=0B-AQUq8TcNK7OUd1ZUZDTXUwNG8

[emard]

O super!

Inače jučer sam updateao bitstreamove na fpgarduino koji bi trebali rjeđe zastajkivati (json installer github f32c/f32c)

ako ti sve radi nemoj za sada ništa upgradeati

tko zna možda nije CPU zbagiramo pa imamo bug u delay() rutini :)...

idem pogledati na tvoj git

2016-01-21 13:50 GMT+01:00 BojanoN notifications@github.com:

Evo,da se javim,uspio sam nać izlazni vektor podataka u FIR8bit sklopu,pa sam unutar FIR-a instancirao onaj iskodirani registar,i omogucio da samo registar salje podatke na ledice.Zacudo,nijedan error se nije izbacio dosad,sto ohrabruje,ali obzirom da necu moci kod isprobat tek do kasno navecer,molio bih vas da samo bacite oko,radi potencijalnih prijedloga/problema

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-173560452.

[emard]

Nema errora ali ta dva modula nisu ni spojena no dobro mislim da znaš šta treba, rekao bi da će ti to raditi

2016-01-21 13:54 GMT+01:00 Davor Emard vordah@gmail.com:

O super!

Inače jučer sam updateao bitstreamove na fpgarduino koji bi trebali rjeđe zastajkivati (json installer github f32c/f32c)

ako ti sve radi nemoj za sada ništa upgradeati

tko zna možda nije CPU zbagiramo pa imamo bug u delay() rutini :)...

idem pogledati na tvoj git

2016-01-21 13:50 GMT+01:00 BojanoN notifications@github.com:

Evo,da se javim,uspio sam nać izlazni vektor podataka u FIR8bit sklopu,pa sam unutar FIR-a instancirao onaj iskodirani registar,i omogucio da samo registar salje podatke na ledice.Zacudo,nijedan error se nije izbacio dosad,sto ohrabruje,ali obzirom da necu moci kod isprobat tek do kasno navecer,molio bih vas da samo bacite oko,radi potencijalnih prijedloga/problema

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-173560452.

[BojanoN]

Poslao sam samo snippet koda,FIR je uspjeno instanciran u fleafpga radio,u osnovi nisam nista prckao po fleafpga vhd fileu osim sto sam dodao btn_up signal,a u sam fir je instanciran registar

[emard]

Super, dobro je to

On Thu, Jan 21, 2016 at 2:02 PM, BojanoN notifications@github.com wrote:

Poslao sam samo snippet koda,FIR je uspjeno instanciran u fleafpga radio,u osnovi nisam nista prckao po fleafpga vhd fileu osim sto sam dodao btn_up signal,a u sam fir je instanciran registar

— Reply to this email directly or view it on GitHub https://github.com/BojanoN/rng/issues/1#issuecomment-173562738.

[BojanoN]

Evo,da se pohvalim,projekt je napokon proradio,dobivam nasumicne vrijednosti na ledicama,ali sam morao bypassat registar zasad jer sve skupa nije htjelo raditi kako spada iz nekog razloga,tako da sam direktno interni signal doveo na ledice ,nakon obrade