PSD #3- 18 Gennaio 2023 - B

[rimaout]

Li abbiamo già fatti qui Esercizi Verilog

[alem1105]

module esercizio(input logic clk, a, output logic y0, y1);
    always_ff @(posedge clk)
        begin
            y0 <= a;
            y1 <= ~a;
        end
endmodule

[rimaout]

🟡 Non so se è giusto

module ffd(input logic D, clk, output logic Q, not_Q);

    always_ff@(posedge clk)
        begin
            Q <= D;
            not_Q <= ~D;
        end
endmodule

module circuito(input logic A, clk, logic output [0:1] y);
    logic ponte;

    ffd ffd_sx(A, clk, y[0], ponte); // ponte = not_Q
    ffd ffd_dx(ponte, clk, y[1]);

endmodule