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Digital-EDA / Digital-IDE

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[0.3.2] [问题] 含参数的 Verilog 模块自动例化，代码格式不正确 #64

Closed light-ly closed 4 months ago

light-ly commented 5 months ago

含参数的 Verilog 模块自动例化时会把参数写在实例化名称的后面 image 比如上面这个模块，自动例化时会例化成下面的格式 image 语法格式错误

light-ly commented 4 months ago

问题已在此处解决 https://github.com/Digital-EDA/Digital-IDE/issues/66#issuecomment-2109378500