VHDL1702 : Conditional branching statements ("if", "case", "while" and "for" loops) should not be too deeply nested

[LeFl0w]

le step 1 dans l'intrication est sur le if reset et devrait etre plutôt sur le elsif pour une meilleure compréhension

https://sonar.linty-services.com/project/issues?id=TEST_NEORV32&issues=AYX9yfN7LtvOz8RyqrZt&open=AYX9yfN7LtvOz8RyqrZt

[racodond]

L'issue a "disparu". Il faudrait que tu me trouves un autre exemple.

[LeFl0w]

en fait cela marche avec n'importe quel process synchrone: https://sonar.linty-services.com/project/issues?issues=AYX9yfN8LtvOz8RyqrZu&open=AYX9yfN8LtvOz8RyqrZu&id=TEST_NEORV32

l'idée c'est que s'il y a des if /elsif /elsifpuis des if imbriqués il faut mieux prendre le elsif qui aura les if imbriqués plutot que l e premier if

par exemple

if fdsfsd then

-- marque r le 1 sur ce elsif qui va avoir la chaine la plus grande
elsif fdsfsd then
    if sdfsd then

   elsif fdfsfs then -- marquer le 2 sur ce elsif qui a la suite de la chaine la plus grande
       if  -- mettre le 3 sur le premier if (car c'est le dernier de la chaine)

       else 

       end if;

   else dsfsfd then 

   enf if 
elsif dsds then

end if ;

[racodond]

https://sonar.linty-services.com/issues?projects=TEST_NEORV32&resolved=false&rules=vhdl%3AVHDL172&open=AYZUnduKC_YzWkf5dFuZ