systemverilog语法识别问题

[wantflyfly]

type: error, ./src/xxxxxx.sv:152: ERROR: Failed to resolve identifier \xxxxxxxx.address for width detection!

原文如下： case (xxxxx_if.address[2+:4])

工程是编译正常的，无语法错误，不知这里报错是接口信号识别问题还是语法错误问题？

[wantflyfly]

不好意思未仔细看说明书

systemverilog (正在开发)