언어 추가 요청: SystemVerilog

[bupjae]

BOJ #1000 예제 코드 (main.sv):

module main;
    logic[3:0] a, b;
    logic[4:0] c;

    adder adder(.a, .b, .c);

    initial begin
        integer code;
        code = $fscanf(32'h8000_0000, "%d %d", a, b);
        #1 $display("%0d", c);
        $finish;
    end
endmodule

module adder(
    input logic[3:0] a,
    input logic[3:0] b,
    output logic[4:0] c
);
    assign c = a + b;
endmodule

추천하는 컴파일러: Icarus Verilog 컴파일: iverilog -g2012 -o main main.sv 실행: vvp main

[Baekjoon]

추가했는데, 다음 메시지를 출력하며 채점에 실패했습니다.

Main:1: syntax error
I give up.
exitcode: 2

나중에 다시 시도해보겠습니다.

[Baekjoon]

실행을 iverilog Main 으로 했었네요.

[Baekjoon]

다가올 업데이트에 추가됩니다.