Создание модуля верхнего уровня и временных ограничений

Wissance / ImageCaptureSystem

A Xilinx IP Core and App for line scanner image capture and store

11 stars 5 forks source link

Создание модуля верхнего уровня и временных ограничений #11

Closed VeryNiceGuy closed 7 years ago

VeryNiceGuy commented 7 years ago

Модуль создан, то есть первая подзадача - закрыта. Что касается констрэйнтов, у меня возникли некоторые проблемы.

Я думаю в первую очередь нужно уточнить выходную частоту clock_divider_0, в данный момент делитель равен 5 (20МГц, учитывая что фабрик равен 100МГц), хотя в констрейнте я указал 50МГц.

clock_divider_0_freq

VeryNiceGuy commented 7 years ago

Некоторое время назад я упоминал что Вивада имеет тенденцию блокировать свойства пинов по своему выбору. Это - вторая проблема. Ниже я прикрепил скриншот окна свойств пина main_clock linescanner_image_capture_unit_0.

linescanner_image_capture_unit_0_auto_property

VeryNiceGuy commented 7 years ago

А вот окно свойств main_clock linescanner_image_capture_unit_1, где все свойства свободно редактируются.

linescanner_image_capture_unit_1_no_auto

VeryNiceGuy commented 7 years ago

Не помогает ни валидация(которая по всей видимости работает как апдейт), ни редактирование файлов руками.

VeryNiceGuy commented 7 years ago

Есть и другие проблемы. Я пока не знаю как их решить.

EvilLord666 commented 7 years ago

Думаю, что эту задачу можно закрыть т.к. и враппер и xdc у нас есть.