search

Wissance / ImageCaptureSystem

A Xilinx IP Core and App for line scanner image capture and store
11 stars 5 forks source link

Конфигурирование линейных сканеров Dragster #3

Closed EvilLord666 closed 7 years ago

EvilLord666 commented 8 years ago

В рамках задачи #2 необходимо написать Verilog модуль для конфигурирования линейных сканеров по SPI. Требуется задавать величину коэф. усиления и разрадность АЦП используемую для преобразования интенсивности в код.

EvilLord666 commented 8 years ago

Поскольку, в данной схемотехнике у нас заложена явным образом разрядность и используемый TAP, то параметрами задаваемыми снаружи модуля будут:

  1. Коэффициент усиления
  2. Разрядность АЦП

В перспективе нужно предусмотреть задание всех возможных значений для регистров Dragster.

EvilLord666 commented 8 years ago

Более того, PS_SPI будет задействован под другие задачи, поэтому у нас будут 3 отдельные ноги под собственный SPI (MISO, MOSI, CLK) и два собственных CS.

EvilLord666 commented 8 years ago

Тут возникает проблема, т.к. image_capture_manager это IP-ядро (уже запакованное), то предполагается, что IP-ядро ничего не должно знать о том, кто его будет использовать (иначе это будет признаком плохого дизайна), но тогда необходим новый модуль (top модуль), который должен управлять SPI. Вопрос: как поступить в такой ситуации??? Дать image_capture_manager больше полномочий или же отдать все на управление приложению (инициализация SPI)? Или же придется создавать модуль который будет управлять SPI?

EvilLord666 commented 8 years ago

Убрал IP-ядро подключил верилог модули напрямую, но из "раба" не получится управлять Quad SPI, раб не может начинать передачу.

EvilLord666 commented 8 years ago

Подумал, что можно конфигурировать из нашего модуля, но нужно реализовать AXI Lite Master и подцепить к нему через интерконнент AXI Quad SPI.

EvilLord666 commented 7 years ago

Конфигурирование реализовано через C/C++ код.