cisen
commented
3 years ago 翻译
1
val io = IO(new Bundle {
val out = Output(UInt(8.W))
})
io.out := 42.U(
input clock,
input reset,
output [7:0] io_out
);
assign io_out = 8'h2a; // @[Hello.scala 11:10]RegNext
- 就是reg+always @(posedge clock) begin
// See LICENSE.txt for license details. package examples import chisel3._ class ShiftRegister extends Module { val io = IO(new Bundle { val in = Input(UInt(1.W)) val out = Output(UInt(1.W)) }) val r0 = RegNext(io.in) val r1 = RegNext(r0) val r2 = RegNext(r1) val r3 = RegNext(r2) io.out := r3 }
```verilog
module ShiftRegister(
input clock,
input reset,
input io_in,
output io_out
);
`ifdef RANDOMIZE_REG_INIT
reg [31:0] _RAND_0;
reg [31:0] _RAND_1;
reg [31:0] _RAND_2;
reg [31:0] _RAND_3;
`endif // RANDOMIZE_REG_INIT
reg r0; // @[ShiftRegister.scala 11:19]
reg r1; // @[ShiftRegister.scala 12:19]
reg r2; // @[ShiftRegister.scala 13:19]
reg r3; // @[ShiftRegister.scala 14:19]
assign io_out = r3; // @[ShiftRegister.scala 15:10]
always @(posedge clock) begin
r0 <= io_in; // @[ShiftRegister.scala 11:19]
r1 <= r0; // @[ShiftRegister.scala 12:19]
r2 <= r1; // @[ShiftRegister.scala 13:19]
r3 <= r2; // @[ShiftRegister.scala 14:19]
end
// Register and memory initialization
`ifdef RANDOMIZE_GARBAGE_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_INVALID_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_REG_INIT
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_MEM_INIT
`define RANDOMIZE
`endif
`ifndef RANDOM
`define RANDOM $random
`endif
`ifdef RANDOMIZE_MEM_INIT
integer initvar;
`endif
`ifndef SYNTHESIS
`ifdef FIRRTL_BEFORE_INITIAL
`FIRRTL_BEFORE_INITIAL
`endif
initial begin
`ifdef RANDOMIZE
`ifdef INIT_RANDOM
`INIT_RANDOM
`endif
`ifndef VERILATOR
`ifdef RANDOMIZE_DELAY
#`RANDOMIZE_DELAY begin end
`else
#0.002 begin end
`endif
`endif
`ifdef RANDOMIZE_REG_INIT
_RAND_0 = {1{`RANDOM}};
r0 = _RAND_0[0:0];
_RAND_1 = {1{`RANDOM}};
r1 = _RAND_1[0:0];
_RAND_2 = {1{`RANDOM}};
r2 = _RAND_2[0:0];
_RAND_3 = {1{`RANDOM}};
r3 = _RAND_3[0:0];
`endif // RANDOMIZE_REG_INIT
`endif // RANDOMIZE
end // initial
`ifdef FIRRTL_AFTER_INITIAL
`FIRRTL_AFTER_INITIAL
`endif
`endif // SYNTHESIS
endmodule
总结
问答
如何生成verilog？
println(getVerilog(new Hello))怎么debug？
HasCoreParameters是什么？
tile是什么？
Flipped是什么意思？
<>是什么符号？:=是赋值，<>是连线符号mux
Decoupled是什么？ https://github.com/cisen/chisel-doc/blob/master/39.Rocket%20Chip%E9%87%8C%E9%9D%A2%E7%9A%84Decoupled%EF%BC%88%E8%A7%A3%E8%80%A6%EF%BC%89%E6%8E%A5%E5%8F%A3.md
edge是什么？
tile是什么？
Double data rate)触发器构成。该触发器既可以双沿捕获输入数据也可以拆分成普通单沿触发器。在HP BANK中，ILOGIC被称为ILOGICE2，在HR BANK中，ILOGIC被称为ILOGICE3
CLB是FPGA具有可编程能力的主要承担者。通过配置这些CLB可以让FPGA实现各种不同的逻辑功能。Input/Output Block分布在FPGA的周边，也具有可编程特性，可以配置支持各种不同的接口标准，如LVTTL、LVCMOS、PCI和LVDS等。BlockRAM是成块的RAM，可以在设计中用于存储数据，是设计的重要资源。在大规模设计选择FPGA时，RAM资源是否够用是重要的考虑因素。
除了CLB、Input/Output Block和BlockRAM以外，FPGA还有很多其他的功能单元，例如布线资源、DCM（Digital Clock Manager，数字时钟管理器）和Multiplier（乘法器）等。布线资源在FPGA内部占用硅片面积很大，为FPGA部件提供灵活可配的连接；DCM模块提供各种时钟资源，包括多种分频、移相后的时钟；Multiplier为18bit×18bit硬件乘法器，可以在一个时钟周期内完成乘法运算。
输入输出模块（Input/Output Block）
Input/Output Block 作用是为FPGA提供内部资源与外围电路之间的接口，提供输入缓冲、输出驱动、接口电平转换、阻抗匹配、延迟控制等功能。高端FPGA的输入/输出模块还提供了DDR输入/输出接口、高速串行接口（SERDES）（见注1）等功能。
Xilinx FPGA 的输入/输出模块采用SelectIO技术（SelectIO是Xilinx公司的注册商标），提供多达960个用户IO，支持20多个单端和差分电平I/O标准；还支持DDR、DDR-2、SDRAM、QDR-II和RLDRAM-II等Memory接口标准。SelectIO经验DCI（Digitally Controlled Imepedence，数字控制阻抗），提供有源I/O终端以实现阻抗匹配。
Virtex-5的Input/Output Block以Tile为单位，IO Tile的概念与CLB有相似之处，同样是一个较大的组成单元，内部包含多个相同单元。一个Tile包含两个IOB、两个ILOGIC/ISERDES单元和两个OLOGIC/OSERDES单元。
IOB内部的主要组成部分是输入/输出Buffer和PAD（焊盘，在集成电路版图上由金属焊点和静电防护二极管组成），提供输入信号缓冲、输出信号驱动等功能。
在Input/Output Block 中，每个ILOGIC/ISERDES 单元都可以配置为ILOGIC或ISERDES。配置为ILOGIC时，可以作为常见的输入逻辑单元，或作为DDR接口的输入端；配置为ISERDES时，可以完成1到6的串并转换，两个ISERDES单元相连可以完成1到10的串并转换。
类似地，每个OLOGIC/OSERDES 单元可以配置为OLOGIC，实现常见的输入逻辑单元，或作为DDR接口的输出端。也可以配置为OSERDES，完成6到1的并串转换，经过IOB和PAD驱动高速串行总线。两个OSERDES单元相连可以完成10到1的并串转换。
Input/Output Block中有IDELAY单元，可以提供精确的延迟，这个延迟不受工艺和温度的影响。延迟共有64个抽头，每个抽头提供75ps的延迟，因此延迟的数值可以在0～4800ps之间进行选择。
部分IO接口标准需要特定的Vcco和Vref电压，这些电压由FPGA外部电路提供，并连接到FPGA管脚，供多个I/O Tile共享。连接到同一组Vcco和Vref电压的I/O Tile组成一个Bank（中文意思是“组”，但是通常直接用Bank表示更方便）。
https://blog.csdn.net/weixin_42470069/article/details/113666288 写在前面：*关于 FPGA 的 IO资源分析共分为三个系列进行具体阐述，分别为：
IO资源：分析FPGA IO资源的电气特性；
IO逻辑资源：分析FPGA的输入输出数据寄存器、DDR工作方式、可编程输入延时工作方式；
IO串并转换资源：分析IO资源如何实现串并转换。
其中第二、三系列是对第一系列中的部分内容进行更进一步的详细描述。本篇是对于第一个系列——IO资源进行部分描述，共分为几个章节进行具体阐述。
FPGA IO资源的基本单元架构为一个个 IO tile ，下图为 IO tile 的结构概略图：
一个 IO tile 包含两个 IOB、两个 ILOGIC 和 两个 OLOGIC。本篇主要描述 IOB 的结构。
IOB的基本结构如下图所示，包含了输入缓冲、输出缓冲和三态控制三种驱动。
一、FPGA的开发软件提供了 IOB 不同功能的原语（primitives）: 对于单端信号：
IBUF (input buffer) IBUFG (clock input buffer)
OBUF (output buffer)
OBUFT (3-state output buffer)
IOBUF (input/output buffer)
对于差分信号： IBUFDS (input buffer) IBUFGDS (clock input buffer)
OBUFDS (output buffer)
OBUFTDS (3-state output buffer)
IOBUFDS (input/output buffer)
注意：一对差分信号作为输入输出时必须使用同一 tile 的 P/N 管脚，如下图的 L31P 和 L31N 为同一tile上的一对差分管脚。
二、定义好 IOB 输入输出特性后，FPGA开发软件还提供对 IOB 的管脚约束、IO接口电气标准、输出压摆率、输出驱动能力、低容性IO、IO上下拉、差分100欧姆匹配电阻使能的设置。可以参考相关FPGA的数据手册，查看具体参数设置。
三、以上原语及设置如何实现？拿IOBUF举个例子: