cisen
commented
2 years ago 问答
为什么会有src\main\scala\tilelink\Nodes.scala这种一堆case class和object的文件？
- 方便用match匹配
s1s2s3代表什么？
- s1代表一级缓存？
- https://github.com/chipsalliance/rocket-chip/issues/1737
What I understand is that s2 is the request from the core which is 2 clock cycles prior and s1 is the request 1 cycle prior.- https://github.com/chipsalliance/rocket-chip/issues/1408
scratchpad特征是什么？
- https://github.com/cisen/mcs-4/blob/master/rtl/verilog/scratchpad.v
- https://github.com/cisen/CEP/blob/master/hdl_cores/freedom/mitll-blocks/src/main/scala/scratchpad.scala
- 应该是类似堆栈的东西，rocket-chip是用来存储way和line、tag
- 由外部分配icache的scratchpad，设置最小值，最大值
- 有一篇文章叫：硬件多线程处理器的便签存储器分配策略的设计与实现
- SPM 是由 SRAM 存储部件 + 地址译码部件 + 数据输出电路 三个部分构成，使用片上高速总线 和 处理器 连接； 一般 Cache 中 ，不仅有SRAM存储单元等三部分，通常还包含 TagRAM 部件 和 比较逻辑电路部件，所以相对SPM 访问延迟和能耗略高。 特点 SPM和主存统一编址， 具有和主存统一的不重叠的地址空间。不需要TagRAM部件就可以直接访问SPM中的数据。 对比于Cache ,SPM不具有用于存储Tag 的部件 和 地址比较部件，硬件构造相对比较简单，实用同样的制造工艺下，SPM的芯片面积一般为Cache 的65%。 优势 体积较小、功耗低、访问速度比Cache 快。（快在哪？统一编址？） 程序员可以灵活控制是SPM的最大优势。 SPM由于和主存统一编址，处理器可以直接访问，而不会出现像 Cache 一样不命中的现象，也不会访问主存。因而功耗低，速度快。 refill是什么？
为什么tagcode要用ecc编码？这样跟普通的直接使用数据作为tag有什么好处吗？
s0和s1、s2各代表什么？
- s0是触发请求
- s1是计算请求
- s2是输出计算结果
vaddr和paddr代表什么？
- 虚拟地址和物理地址：virtual addresses和physical addresses，只有s1有paddr
- s1的paddr来自io
s1_paddr = UInt(INPUT, paddrBits) // delayed one cycle w.r.t. reqval s2_vaddr = UInt(INPUT, vaddrBits) // delayed two cycles w.r.t. reqs1_vaddr = RegEnable(s0_vaddr, s0_valid)s0_vaddr = io.req.bits.addr
什么是ITIM/DTIM
- https://github.com/chipsalliance/rocket-chip/issues/1408
- ITIM:
-
- Instruction Tightly Integrated Memory
-
- The E51 has support for an ITIM with a maximum size of 8 KiB.
- DTIM:
-
- Data Tightly Integrated Memory
-
- 8 KiB DTIM.
TLB是什么？
- MMU包含完整的物理虚拟地址映射关系，TLB只包括最近使用的，TLB相当DDR内存的cache，用于提速虚拟地址和物理地址的转换
- Translation Lookaside Buffer
- TLB是一个内存管理单元用于改进虚拟地址到物理地址转换速度的缓存.
- TLB是位于内存中的页表的cache，如果没有TLB，则每次取数据都需要两次访问内存,即查页表获得物理地址和取数据.
- TLB是MMU中的一块高速缓存,也是一种Cache.
Bundle->ParameterizedBundle with HasCoreParameters ->CoreBundle -> ICacheBundle -> LazyModuleImp with HasL1ICacheParameters-> ICacheModule -> ICache(LazyModule) -> Frontend(LazyModule) -> HasICacheFrontend(CanHavePTW) -> RocketTile extends BaseTile with SinksExternalInterrupts SourcesExternalNotifications HasLazyRoCC HasHellaCache HasICacheFrontend -> RocketTileParams extends -> InstantiableTileParams -> WithNBigCores -> DefaultConfig -> DefaultRV32Config extends Config(new WithRV32 ++ new DefaultConfig)
val addressBits = log2Ceil(maxAddress) io.resp.paddr := Cat(ppn, io.req.bits.vaddr(pgIdxBits-1, 0))
为什么icache里面既有paddr又有vaddr？
为什么icache的s2_vaddr是在Dcache中设置的？
s0_vaddr是从cpu/TLB出来的直接地址？为什么还要传给icache？
- icache没有直接接TLB，而是直接接frontend
// icache.scala // s0的地址是完整的输入地址 val s0_vaddr = io.req.bits.addr
// frontend.scala // npc: next pc icache.io.req.bits.addr := io.cpu.npc
**io.cpu.npc的npc是什么？**
- next pc，就是下一条指令的地址
**io.req是什么？**
- 也是在bundle中定义好的：`val req = Decoupled(new ICacheReq).flip`
- req最主要的参数是：valid、fire、addr，是最原始的请求，不会延时，是s0。s1会延时1个时钟去获取参数和计算tag、是否命中，s2会输出
**既然s0和s1相差一个tick，为什么` s1_valid := s0_valid`**
**Field是什么？值又是什么？**
- https://github.com/cisen/chisel-doc/blob/master/17.%20chisel(Rocket%20Chip)%E4%B8%AD(Site-Here-Up)%E6%9C%BA%E5%88%B6%E5%8E%9F%E7%90%86(config%E6%BA%90%E7%A0%81%E8%A7%A3%E8%AF%BB).md#%E4%B8%80fieldt%E7%B1%BB
- 未来组合继承基本的数据类型
**如何调试rocket-chip?**
**Parameters如何传入？**
- `new Helloworld()(Parameters.empty)`
**lazymodule是如何开始执行的？**
```scala
// 执行module外围的语句
val ldut = LazyModule(new AdderTestHarness())
// 真正开始执行module
val dut = Module(ldut.module)LazyModule、LazyModuleImp相当于闭包？
- 相当于在物理层module上面盖一层软件控制层
- 最后在module（lazymodule）的时候才会执行LazyModuleImp里面的东西，LazyModule里面的东西是new的时候就会执行
req是什么？
resp是什么？
xiaolingyi
https://github.com/chipsalliance/rocket-chip https://zhuanlan.zhihu.com/p/140360043 https://github.com/ucb-bar/chipyard