cache 相关

[cisen]

总结

• chisel
• scala
• https://github.com/cisen/sourcecode-verilog-caches-00
• https://zhuanlan.zhihu.com/p/102293437?utm_source=qq
• https://github.com/cisen/sourcecode-SimpleCache
• https://github.com/cisen/sourcecode-SimpleCache-vivado
• https://zhuanlan.zhihu.com/p/149438989
• https://github.com/cisen/iob-cache
• https://github.com/cisen/cache-simulation
• https://github.com/ayzk/Simulator_CPU
• https://zhuanlan.zhihu.com/p/386919471
• L1
• • 分code cache和data cache
• L2
• • 主要用于缓存DDR，命中率大概80%
• • 每个核一般独享一个
• L3
• • 所有核共享

概念

• https://blog.csdn.net/dahailantian1/article/details/79571366
• https://developer.arm.com/documentation/den0024/a/ch11s01s02

way 路

• 将cache平均分成多份，每一份就是一way，每一份都有一组从0到最大数的cacheline index
• way就是cacheline的集合，所有路都有一样的index

set/index/cacheline index

• 就是cacheline在一way中的偏移index

word

• 所有的数据都是以8位为一字节存储的，所以word就是这个单元数据的在数据段里面的index
• 数据段可能包括多个word

tag

• tag是内存的长度（比如16KB内存，位宽32b（4B），则长度是4096，需要12位才能显示4096）位数减去word index的位数， 这里的例子是内存的长度位数12 - cache line的index长度位数 = 6位
• word index代表数据的位置，tag代表一段ram的位置，setindex代表tag段中内存的位置，因此word+tag+index=address能完整表示一个word的地址

算法

• LRU ( Least Recently Used)，即最近最少使用，是一种常用的cache替换算法，当没有free way时，选择最近最久未使用的way予以替换。
• MRU (Mostly recently used)，即最近最多使用，跟LRU是相反的一种替换算法，当没有free way时，选择最近最新未使用的way予以替换。
• Pseudo LRU称之为伪LRU PLRU，也是一种常用的替换算法。 https://blog.csdn.net/weixin_40539125/article/details/104739835
• Bimodal Insertion Policy（BIP）替换策略，是LRU和MRU的结合体，大概率采用MRU替换，小概率采用LRU策略。
• Dynamic Insertion Policy （DIP）替换策略，是以LRU和BIP替换策略为基础，在整个cache块中实施的一种方法。

https://www.zhihu.com/question/35334757?sort=created LRU极少在cache里面被采用主要是因为实现开销太大，逻辑层数和per-way的访问历史存储要求都远高过其他替换策略，但是效果却没有好多少，我看到的实测数据是，从LRU到纯随机替换，miss rate只有百分之零点几到百分之一点几的区别，实在是没有必要为这个东西大动干戈的，所以一般都是P-LRU，P-LRU也有很多种，轮转啊，二叉树啊，都有人用。//2016.11 update：最近注意到一些效果超越LRU 10%~15%的先进替换算法，比如DRRIP（ISCA 2010），打算在我们自己的原型系统上试用一波

• 1、LSB的意思是：全称为Least Significant Bit，在二进制数中意为最低有效位，一般来说，MSB位于二进制数的最左侧，LSB位于二进制数的最右侧。
• 2、MSB的意思是：全称为Most Significant Bit，在二进制数中属于最高有效位，MSB是最高加权位，与十进制数字中最左边的一位类似。
• PowerPC系列采用big endian方式存储数据，而x86系列则采用little endian方式存储数据。 其实big endian是指低地址存放最高有效字节（MSB），而little endian则是低地址存放最低有效字节（LSB）。

MESI

MESI中每个缓存行都有四个状态，分别是E（exclusive）、M（modified）、S（shared）、I（invalid）。下面我们介绍一下这四个状态分别代表什么意思。

M：代表该缓存行中的内容被修改了，并且该缓存行只被缓存在该CPU中。这个状态的缓存行中的数据和内存中的不一样，在未来的某个时刻它会被写入到内存中（当其他CPU要读取该缓存行的内容时。或者其他CPU要修改该缓存对应的内存中的内容时（个人理解CPU要修改该内存时先要读取到缓存中再进行修改），这样的话和读取缓存中的内容其实是一个道理）。

E：E代表该缓存行对应内存中的内容只被该CPU缓存，其他CPU没有缓存该缓存对应内存行中的内容。这个状态的缓存行中的内容和内存中的内容一致。该缓存可以在任何其他CPU读取该缓存对应内存中的内容时变成S状态。或者本地处理器写该缓存就会变成M状态。

S:该状态意味着数据不止存在本地CPU缓存中，还存在别的CPU的缓存中。这个状态的数据和内存中的数据是一致的。当有一个CPU修改该缓存行对应的内存的内容时会使该缓存行变成 I 状态。

I：代表该缓存行中的内容时无效的。

问答

cache line，index，tag各是什么？

• cache line就是cache的存储单元，index是cache line的index，比如256B的cache，如果cache line是32位（4B）的，则有64个cache line，index最大则是63，需要6位
• tag是内存的长度（比如16KB内存，位宽32b（4B），则长度是4096，需要12位才能显示4096）位数减去index的位数， 这里的例子是内存的长度位数12 - cache line的index长度位数 = 6位
• index就是word的index的，因为data段的存储单元是字节

为什么组相连的设计可以减少颠婆？

• 因为相同index的可以存多个，将index遍历多放在cache，cache速度快，能提升速度。如果index很大，比较玩一次就直接访问ram，那这样就很慢 。活跃的数据将更多保留在cache，因此提速

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语法和内置对象

input和output

• 可以传入一个vec？