cadence Virtuoso

[cisen]

总结

• Virtuoso（IC617、IC618）装虚拟机，SPECTRE 仿真
• SI-list【中国】带你了解强大的Cadence家族，你可能只用到了它1/10的工具.
• IC617是Cadence知名的Virtuoso定制芯片设计工具套件，在定制芯片设计中占据统治地位——Virtuoso在全定制芯片（Full Custom）和AMS（Analog Mixed Signal）混合信号芯片/版图（Layout）工具市场上占据接近80%的市场份额！
• Integrated Circuit (Advanced Node Virtuoso): ICADV 12.3 (ICADV12.30.700_Base) ICADV就是IC Virtuoso在先进节点工艺制程（20nm以下节点工艺）上的版本。针对20nm以下节点工艺制程的定制芯片设计要用ICADV这个版本的Virtuoso，而不能使用IC Virtuoso。
• Spectre Circuit Simulators: SPECTRE 16.1 (SPECTRE16.10.187-ISR1_Hotfix) 这是Cadence的多模式仿真工具（Spectre，Spectre APS，Spectre XPS，Spectre RF等）用于定制芯片的前端设计和后端设计中的仿真，与Virtuoso一起使用。从16.1版开始，工具的名称代号改称为SPECTRE
• 读入网表：https://www.bilibili.com/video/BV1uz4y1Z7Sm?from=search&seid=635673322440095430

流片流程

• https://zhuanlan.zhihu.com/p/140955754?from_voters_page=true
• https://www.cnblogs.com/youngforever/p/3142483.html
• https://www.zhihu.com/question/45322220
• http://blog.eetop.cn/blog-6503-6945141.html

1. FPGA验证
   • HDL编写
   • 仿真，仿真验证工具Synopsys的VCS，Mentor ModelSim，Cadence Verilog－XL，Cadence NC-Verilog。当然也可以也可以生成bitstream物理仿真
   • 逻辑综合（Logic Synthesis），将RTL级描述转化成为门级表达/网表的过程，工具：Synopsys的Design Compiler（DC），Cadence的Genus，Synplicity的Synplify。根据综合约束条件和综合使用元件库工艺，通过逻辑综合器编译和优化后生成门级网单文件。vivado的综合只能用于xilinx的设备，而且也没有各个纳米的元件库，因此还得用designcompiler
   • 静态时序分析Static Timing Analysis（STA），在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation），STA工具有Synopsys的Prime Time。
2. Virtuoso，Schematic画前端
3. SPECTRE仿真
4. 后端：Virtuoso Layout
5. 使用calibre做DRC（是用你绘制的版图和工艺规则做对比）和LVS（layout vs schematic，即版图和电路图进行比对）
6. 寄生参数提取，后仿真