vivado

[cisen]

non-project model

• https://github.com/cisen/blog/issues/838

• https://github.com/cisen/vivado_non_project_example

• 执行tcl流程

• • vivado -mode tcl
• • Vivado% source build.tcl
• • Vivado% exit

• 在gui生成tcl

• • file -> project -> write tcl

如何在Vivado 综合为 Verilog "include" 文件定义正确的路径 http://xilinx.eetrend.com/content/2021/100554298.html 如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。

解决方法：

可使用以下方法定义包含文件的位置：

通过包含语句将包含文件放在与 HDL 文件相同的目录中 在 .runs 目录中，在与综合文件夹（synth_1 和 synth_2 等任何一个适用于运行的）名称有关的 HDL‘包含语句中设置路径。 项目 (GUI) 模式：

使用 Verilog 包含文件搜索路径： 选择工具 > 设置 > 常规 > Verilog 选项 > Verilog 包含文件搜索路径

非项目模式：

使用 Vivado 综合的“-include_dirs”选项。 这可通过将 -include_dirs 选项传递至 synth_design Tcl 命令按照命令行选项输入。

“-include_dirs /home/project_1/include_directory/”— 整个路径。

“-include_dirs ../../includes” — 在 .runs 目录中，综合文件夹（synth_1 和 synth_2 等任何一个适用于运行的）名称的相关路径。

增加板子

https://github.com/cisen/XilinxBoardStore/tree/feature-alveo Vivado\2017.4\data\boards\board_files