ysyx

[cisen]

https://github.com/cisen/ics-pa-gitbook

riscv1

整个链条是如何的？

• chisel构建出verilog，mill -i __.test.runMain Sim.SimTopMain -td ./build，注意scala里面也需要构建difftest接口

  module Top(
  input          clock,
  input          reset,
  output [63:0]  io_out_pc,
  output [31:0]  io_out_instr,
  output         io_inst_valid,
  output         io_difftest_skip,
  output [4:0]   io_diff_reg_addr,
  output [63:0]  io_diff_reg_data,
  output         io_diff_reg_ena,
  input          io_axi4_aw_ready,
  output         io_axi4_aw_valid,
  output [63:0]  io_axi4_aw_bits_addr,
  output [2:0]   io_axi4_aw_bits_prot,
  output [2:0]   io_axi4_aw_bits_id,
  output [2:0]   io_axi4_aw_bits_size,
  output [1:0]   io_axi4_aw_bits_burst,
  output [3:0]   io_axi4_aw_bits_cache,
  input          io_axi4_w_ready,
  output         io_axi4_w_valid,
  output [255:0] io_axi4_w_bits_data,
  output         io_axi4_w_bits_last,
  output [31:0]  io_axi4_w_bits_strb,
  output         io_axi4_b_ready,
  input          io_axi4_b_valid,
  input  [2:0]   io_axi4_b_bits_id,
  input          io_axi4_ar_ready,
  output         io_axi4_ar_valid,
  output [63:0]  io_axi4_ar_bits_addr,
  output [2:0]   io_axi4_ar_bits_prot,
  output [2:0]   io_axi4_ar_bits_id,
  output [2:0]   io_axi4_ar_bits_size,
  output [1:0]   io_axi4_ar_bits_burst,
  output [3:0]   io_axi4_ar_bits_cache,
  output         io_axi4_r_ready,
  input          io_axi4_r_valid,
  input  [255:0] io_axi4_r_bits_data,
  input          io_axi4_r_bits_last,
  input  [2:0]   io_axi4_r_bits_id,
  output         io_uart_out_valid,
  output [7:0]   io_uart_out_ch,
  output         io_uart_in_valid,
  input  [7:0]   io_uart_in_ch,
  output         _T_401,
  output [63:0]  REG_23,
  output [63:0]  REG_19,
  output [2:0]   REG,
  output [3:0]   REG_21,
  output         REG_22,
  output [63:0]  REG_20,
  output [31:0]  REG_24,
  output [63:0]  REG_18
  );

• difftest通过NOOP_HOME地址引入SimTop，使用verilator对外提供c调用verilog接口，并通过so文件的方式在difftest的makefile里面引入NEMUREF_SO := $(NEMU_HOME)/build/riscv64-nemu-interpreter-so，并构建出emu程序，该程序可以直接运行裸机（AM）程序，ThirdParty\difftest\Makefile。
• 所以，difftest是融合了simtop.v，verilator，nemu的关键程序，编译出来就能直接加载nemu模拟器so库，读取可运行的app程序，运行并分析。
• NEMU属于另外一种在verilator之上运行程序的环境，也就是完整系统模拟器（提供ddr内存、硬盘等，verilator只有cpu部分），这里一般用作跟QEMU的运行结果做difftest，https://oscpu.github.io/NutShell-doc/%E5%85%B6%E4%BB%96/debug.html

riscv指令集是如何从软件传递给verilator，然后到verilog的？？

• risc-v一启动就会不断+4地遍历pc寄存器，初始值是0000，所以cpu一启动就直接读取0000地址的指令，0000地址经过地址解析直接从spi读取，所以只要写好启动汇编然后写入flash即可，flash的位宽通常是固定的，根据具体芯片决定
• cpu其实也是跟随tck的死循环

  always @ (posedge clk) begin
      // 复位
      if (rst == `RstEnable || jtag_reset_flag_i == 1'b1) begin
          pc_o <= `CpuResetAddr;
      // 跳转
      end else if (jump_flag_i == `JumpEnable) begin
          pc_o <= jump_addr_i;
      // 暂停
      end else if (hold_flag_i >= `Hold_Pc) begin
          pc_o <= pc_o;
      // 地址加4
      end else begin
          pc_o <= pc_o + 4'h4;
      end
  end