Napisati testbench koji verifikuje rad interrupt logike. Verifikovati status izlaznog interrupt signala za različite slučajeve postavljenih bita STATUS registra, kao i omogućenog/neomogućenog interrupt sistema preko INT_EN bit flag-a CONTROL registra. Takođe verifikovati i da se signal uspješno postavlja na 0 kada korisnik očisti STATUS registar.
Napisati testbench koji verifikuje rad interrupt logike. Verifikovati status izlaznog interrupt signala za različite slučajeve postavljenih bita STATUS registra, kao i omogućenog/neomogućenog interrupt sistema preko INT_EN bit flag-a CONTROL registra. Takođe verifikovati i da se signal uspješno postavlja na 0 kada korisnik očisti STATUS registar.