Kreirati Quartus projekat u kome će se objediniti svi dizajn fajlovi. Dizajn fajl registarskog fajla treba da bude top-level entitet. Nakon integrisanja potrebno je izvršiti pin planning za neophodne pinove kao i vremensku analizu kojom se verifikuje da dizajn funkcioniše na frekvenciji takt signala od 50MHz. Kao rezultat zadatka priložiti odgovarajući SDC fajl.
lukavidic
commented
8 months ago
Kreirati Quartus projekat u kome će se objediniti svi dizajn fajlovi. Dizajn fajl registarskog fajla treba da bude top-level entitet. Nakon integrisanja potrebno je izvršiti pin planning za neophodne pinove kao i vremensku analizu kojom se verifikuje da dizajn funkcioniše na frekvenciji takt signala od 50MHz. Kao rezultat zadatka priložiti odgovarajući SDC fajl.