Notes: SARESSA 2019

[jmgomez-IAA]

Radiación

Space effects

Seu puede ser de distintas formas.

1 Fit _> 1 error pero week

Displacement error may break ccd florecer. dose

Acceleraror modeling and monitoring tools aproach

cern!! Environment. cots on lhc:

• quench protection sistems
• power Converter
• vacum, heating, etc.

SEE importante en sub-micro tecnologia

Tools:

• Beam Lost monitors
• Radonitors ( tid anda heh)
• fluka Montecarlo, simulador

Qualificstion

Mono-energetic for space.

radiation hardness assurance

Buchner

Determine:

• TID, total ionizing dose
• SEE, single effects ecents Sel seb segr shlould be low
• DD, displacement errores

Test: Use 12 componentes para TID y 3 para SEE. Displacement damage on optoelectrónic devices Single effects events usando un láser pulsado o con un protón Beam.

Ionizing dose, puede ser solo un incremento de leakage current o bien un fallo total. El primero puede ser sceptavle

Usamos LET para calcular riesgo de fallo. 80 bajo, 15 y 80 algo, por de bajo de 15 crítico

sel va a peor con la temperatura, hacerlos a 100°C Reemplazar optoacoplador por galvano isolators para reducir consumo. NVE IL515 y IL715

iSo7240 latch error y Adu.. tambien

Rp-21005do-601p cambiaron los fet por los de ir.

SDRAM sufre de SEFIs. Refrescar registros o usar triple voting. Fallo above 42C, a pesar de scrubbing usan el triple voto.

System hardening and real space aplications

Pignol @ cnes

Fault tolerante architectures

Es una buena idea hacer una detección gradual, mitigar antes de ir directo a reset. triade ejemplo real.

links (buses)

Sensor triplicaron Arm and dfire Hssl high speed verte high beer performance

memorias

Reed solomon o tmr.

Ssmm solid state mass memory

processors

• Time tmr (ttmr), el código se ejecuta en el mismo procesador varias veces. Una después de otra y se evalua el resultado . Reordenar las instrucciones, de forma que rellenemos los huecos. Arquitura buena para vliw DSP.
• granularity, es clave la tasa operarion cicle
• task replication
• microsynchronized triplex. Maxel Scs750F processors. Incluye locking step capability para sincronizar la ejecución de cada instruccion. Arm cortex R la incluye.

automotive functional safety and other standar for radiation

Sung Chung, QRT inc

Fit = 1 failure in 10^9 devices hours La capacitancia de la dram se degrada cuando se transporta en avion

Itu -t k131 soft error measures for FPGA.

Ido 26262:2018 vacabulary,

Sec q100 Rev g soft error test requirements

Ser: soft error rate!!

Día 2

Buchner

Energy requieres to create a hole en silicio os 3.6eV. Let < 15 mev hay riegos de see.

Upsets en dram son temporales, generalmente el generador de corriente restaura el voltaje, el tiempo en restaurado depende de la cantidad de corriente que pueda generar.

Pulsed-laser techinics

Mcmorrow Láser pulsado es un herramienta para inyectar energía en un circuito.

Seu mapping de zonas sensibles.

see mitigar fgpa y asic

Luca

Transient effects. See en memorias.

See en fpga

Seu en SDRAM de configuración y se memoria. Set en lut de la FPGA.

Existen una combinación gigante de posibles errores.

Simular errores en la configuración

• se puede modificar el bitstream antes de meterlo en la fpga y ver que provoca un cambio en un bit. Corto, conflicto, cambio de función.

• láser scanning sobre la SDRAM, y tenemos transients.

Existen tres efectos de set en la fpga:

• Set generación
• Ser propagarion
• Múltiple set convergence

mitigación

• dice, separación de transistores
• Architectures, edac, etc.
• tmr (triple modular redundancia)
• Triplicar registros y skew en sus relojes.
• guard Gate

tools

comet, para SDRAM FPGA. Seta, set para flash FPGA veri-place, analizar TMR.

semt análisis en digital circuits

Otmane, concordia universitay. Hardware verification group.

un Semt Will be latched y almacenada en memoria.

see test methods

Pavel chubunov ursc Rusia

FPGA mitigación strategias para aplicaciones criticas

Melanie Berg

Sdram based FPGA Protección de sistemas críticos:

• investigar modos de fallo: temperatura, voltaje, mecánico, logic switching stress.see, tid,
• mitigación

Xilinx un inversor son dos bits de configuración pero la herramienta dice que son 16 bits de configuración, es decir, todos los de la lut.

Para los bits de configuración no podemos usar tmr, ya que este incrementa el número de bits esenciales, haciendo que nuestro problema crezca.

Los scrubbers externos se pueden implementar en antifuse y son mejores que los internos xq suelen estar protegidos.

Scrubbers puede arreglar o bien reconfigurar todo. Cl caminos lógicos. Edge trigger flipflop (dff) el punto de análisis es desde la salida del cono de lógica hacia la entrada. Clock trees y reset, también son susceptibles de see, están controlados y vigilados por la fpga. SEE son asíncronos.

Estrategias:

• detección, watchdog, alerta,
• masking, no lo corrigo pero sobrevivo con el.
• corrección
• recuperación, llevar al sistema a un estado deterministico.

Mitigacion insertada por diseño

El reset no es bastante, hay que hacer un flash y reescribir la sram configuración

Dual redundancia? Hay que hacer Sync tiene diferentes dominiosnde reloj. Lockstep.

Cold sparing

Partial mitigación

3

circuito level design

Let cantidad de energía entregada por una partícula por unidad de Let^th valor de let igual a th.

Finfet fin-shaped field effects Técnicas aplicabkes a discretos, mejor diseño de la salida de MOSFET de alimentación

error rate prediccions for programable circuit

Roaul Velasco, TIMA Técnicas para emular inyección de fallos en procesadores. Para simular error en pc, modificar en el stack tras un call. Para el SP, no usar el reti, y si embargo emplear jump, así se evita emplear en SP.

inyección de errores y métodos de verificación formal.

Luis Estrena uc3m

Clasificación de métodos de inyección de errores Herramientas de inyección externas. SST de la esa, 2004.

Hay que seleccionar la fpga correcta, a ser posible que el hw de la FPGA sea los más parecido posible al del asic a simular.

Verihard tool, es de ellos y la esa. Demostración matemática.

power electrics

Pablo Fernández Martínez Cern

Instrumento charm. Mil-std-750e methods 1080

4

cots on space

Pignol

Cots sobre las que ha realizado pruebas. Glink agilent Vsc7212 Te Scs from maxell

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Escies.org

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Radhome.gsfc.nasa.gov

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Guapos Mauro, selected failure mechanish of modern power modules" , Texas instruments

[jmgomez-IAA]

Sefi, single evento functional interrupt es un sel pero en una máquinaa de estadls

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Iee smacd, herramientas y síntesis conferencias

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Iscas85 benchamrk suite

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Kalray som-3 board, coolidge mppa procesador de kalray.

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Cy62167ge30-45zxi ml rezani de la de Madrid

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Xilinx, modelsim cómo crear tus TMR en zonas concretas de lógica.

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Meter en IMAX una rapsberry pi y evaluar los fallos por seg, calculando la exposición a radiación.

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Ccsds estándar de comunicación de la esa

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Rucop enrutado de paquetes en ambientes con incertidumbre

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INTA dspic termico con la NASA.