#lab2无从下手，综合运用多个模块

[kungfudaibi]

顶层设计

首先我们要明确最终的输入和输出	输入	输出
时钟信号(clk)	控制信号数码管显示位数的信号(an[7:0])
重置信号(rst_n)	最终数码管要显示的数(sseg[6:0])
开关(en)

中间变量

• q(时钟)
• one ten hun

  寄存器类型的变量不能在模块中被修改 所以我们需要把中间量设置成为wire型

  verilog模块实例化

• 类比于之前的仿真文件调用模块

  我的顶层模块

  
  module count(
  input clk , rst_n , en,
  output [7:0] an,
  output [6:0] sseg
  );
  wire [7:0] q_wire;
  wire [3:0] one_wire, ten_wire, hun_wire;
  upcounter u1 (
      .reset_n(rst_n), .clk(clk), .en(en), .q(q_wire)
  );
  bintobcd8 u2 (
      .clk(clk), .rst(rst_n), .bin(q_wire),
      .one(one_wire), .ten(ten_wire), .hun(hun_wire)
  );
  scan_seg_disp u3 (
      .clk(clk), .one(one_wire), .ten(ten_wire), .hun(hun_wire),
      .an(an), .sseg(sseg)
  );

endmodule