Verilog

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https://www.bilibili.com/video/BV12y4y1v7V3?vd_source=9fe1c020c4b9fcfff5f8417a69f07f6c https://hdlbits.01xz.net/wiki/Main_Page https://www.edaplayground.com/playgrounds

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数据类型

1. 空白符
2. 注释
3. 标识符： 大小写敏感， 字母，_，数字，$
4. 关键字
5. 数值：0，1，x，z
6. 整数及其表示： 二进制，八进制，十进制，十六进制； 负数：补码； size: 数据线的数量，bit；3'b001
7. 小数的表示：整数部分和小数部分分开， 定点小数和浮点小数
8. 实数表示： 十进制表示法，科学计数法
9. 物理数据类型：
   1. 连线型数据类型：wire/tri(常用), wor/trior, wand/trand, trireg, tri1, tri0, supply1, supply0 +（电流能力，电流驱动强度） 1 supply 2 strong 3 pull 4 large 5 weak 6 medium 7 small 8 highz
   2. 寄存器类型：reg; reg [3:0] a; 一般无符号
   3. 存储器类型：RAM型，ROM型，reg[7:0] mem[255:0]
10. 抽象数据类型：integer, time, real, parameter

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运算符和表达式

// TODO: 运算符表格 (优先级和功能）

1. 算数运算符： + - * / %; 代表了实际电路，如加法器等；注意结果的位数，是否会截断结果;

   • 加法减法电路可以直接综合
   • 乘法，可以直接生成乘法器
   • 除法和取模，EDA工具支持不好，需要专用库
     2. 关系操作符： >, <, >=, <=, 输出为1或者0; x与1或者0比较结果为x
     3. 相等关系运算符：相等==, !=, 全等===, !== ，

        区别：全等可以比较x 和z而且关注位宽 但是 相等更常用
        关系 => 数字比较器

   // TODO: 真值表

2. 逻辑运算符：&&, ||, !, 输出为一位

   如果操作符中有x, 结果为x 逻辑非 => 或门 + 非门

3. 按位操作符：&, | , ~, ^, ^~
4. 规约操作符（缩位运算符）：单目运算符 &, | , ~, ^ 及非, 对数据所有位一起操作
5. 移位运算符: >> <<, 位数不变，空位补零 （不重要）
6. 条件运算符：a ? b : c 三目运算符 , 硬件电路为二选一数据选择器
7. 连接和复制运算符（重要）：{ a, b }, {3{ a }} 没有电路，重新定义和命名，拼接信号

模块的基本概念

基本功能模块

module name(port list)
...
endmodule

1. 端口定义
2. 模块引用时端口的对应方式

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建模

1. 数据流建模

语法：只有一条语句 assign 与运算符结合使用； 可以描述所有的组合电路

1. 连续赋值语句：对组合电路的基本描述

1. 目标必须是线网类型（wire)： 标量线网和向量线网
2. 方式：显示（推荐）和隐式(不推荐）
3. 不能出现在过程块中间
4. 多个连续赋值语句是并行的
5. 会有硬件电路延时，小于延时的变化脉冲会被过滤掉。 （惯性延迟？）

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2. 行为级建模

1. 两种过程语句： initial 不可综合, always 可综合

   • initial: 主要用于仿真和测试的激励信号产生，不可综合

     initial
       begin
          // 语句块
       end

   • always：敏感事件列表，（没有与的概念， 有OR的概念）

   always@(敏感事件列表)
      //语句块
   

   1. 可以描述组合电路和时序电路， 如果组合电路，所有信号写入敏感事件表
   2. 对于时序电路，需要把clk和部分相关信号写入敏感事件表 $finish 结束
      • reg vs wire 在过程语句中组合电路描述时：
      • 数据流 用wire
      • 行为描述 用 reg

2. 语句块：串行， 并行

   • 串行， begin-end 可综合， 从零开始 相对延迟
   • 并行， fork-join 主要用于验证，从零开始 绝对延迟

3. 过程赋值语句： assign， =， <=， 主要用于串行代码块

   • b = a 阻塞赋值语句, 先计算右边，延迟结束赋值？串行
   • b <= a 非阻塞赋值语句，先计算右边，立即赋值？流水线设计（拆分组合电路，加寄存器）
   • 过程连续赋值语句： assign, deassign, force, release. 不可综合 常用于调试

4. 条件分支语句（可综合 - 数据选择器）: if, case

   • if, else if, else
   • case/casez/casex 处理 0/1/x/z

5. 循环语句：很少可综合 ( 少用）

   • forever ： 产生 时钟
   • repeat
   • while
   • for

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3. 结构化建模

• 模块级建模（重要）
  • 模块设计
  • 模块调用：
    1. 普通调用：模块名，参数列表，实例名（U_1)，端口列表
    2. 阵列调用： 模块名，实例名阵列，[左边界，右边界]，端口列表
    3. 端口对应方式：1. 对应位置，2. 端口名对应
    4. 修改模块参数
• 门级建模
  • 元件名 实例名（ 先输出，控制信号，后输入）， 最多不超过10个
• 开关级建模
  • nmos, pmos, cmos

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设计方法

组合电路设计

• 特点： 任意时刻的输出取决于输入，与之前的状态无关

  卡诺图/有限状态机 已经被EDA 取代

• 设计方式
  • 方法一： 真值表描述方式
  • 方法二： 逻辑代数描述方式
  • 方法三： 结构性描述方式
  • 方法四： 抽象描述方式： 考虑可综合性
• 综合： EDA综合工具会生成同一个最简元器件关系？
• 实例
  1. 数字加法器： 半加器, 全加器, 串联加法器（延迟），超前进位加法器（推导）
  2. 数据比较器：
  3. 数据选择器：
  4. 数字编码器：8线-3线编码器，8线-3线优先编码器，8421BCD编码器，余3编码器
  5. 数字译码器：3线-8线译码器，
  6. 奇偶校验器（数据可靠性检测）：异或电路，归约运算符

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时序电路设计

• 时序电路 = 组合电路 + 存储电路
• 三大方程：输出方程，激励方程，状态转移方程
• 同步时序电路设计流程
  1. 设计要求
  2. 状态转移图
  3. 化简状态转移图
  4. 二进制编码
  5. 三大方程：输出函数，激励函数
  6. 逻辑电路
     • 实例 （程序设计的多样性）
  7. ‘111’ 序列检测器
  8. 触发器： RS 触发器， JK 触发器， D触发器（重要），T触发器
  9. 计数器（题：二分频电路）： 二进制计数器，任意模计数器（反馈清零法，反馈置位法）
  10. 移位寄存器：速度快
  11. 序列信号发生器（典型）：最大循环长度序列码，最长线性序列码，任意循环长度序列码
      • 方法一：移位寄存器： 快，但是耗费M个寄存器， 用面积换速度
      • 方法二： 移位寄存器 + 组合逻辑电路： 需要一段时间以后才能自愈合，或不能自愈合
      • 方法三： 计数器 + 组合逻辑电路： 可以自愈合
  12. 伪随机码发生器：NF表

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有限同步状态机 （功能强大，但不提倡使用）

• Mealy型：输出= 输入+当前状态 决定
• Moore型： 输出= 仅当前状态 决定
• 编码
  1. 二进制编码： 问题：有的步骤会有很多寄存器同时跳转，引起功耗和竞争冒险
  2. 格雷码：相邻状态仅发生一位变化，不适用非相邻状态跳转
  3. One hot编码：n位表示n个状态，只会变两位
• 写法
  1. 两段式：
  2. 三段式：
• 实例： 卖报机

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测试与仿真 （验证）（可以不考虑可综合性）

• 阶段
  1. 功能验证 （语法）
  2. 综合后验证 （门级验证？)
  3. 时序验证
  4. 板级验证
• test bench
  1. 激励输入
  2. 响应输出
  3. 控制和反馈
  4. 实例化DUT
  5. 最好采用行为级， 算法级，系统级描述
• monitor
  1. 波形
  2. 屏幕打印：$monitor, $display
  3. 自动检测
  4. VCD 文件：value change dump
• 仿真效率
  1. 减少层次结构
  2. 减少门级代码使用，尽量用高级代码
  3. 仿真精度越高，效率越低
  4. 进程越少，效率越高
  5. 减少仿真器的输出显示

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信号时间赋值语句

• 打印语句：$display, $write, 是否自动换行
• $monitor，$strobe: 在信号变化的时候才打印， $monitoron/$monitoroff, $strobe/strobeb/strobeo/strobeh (被调用时刻的所有语句执行完了才打印）
• $time $realtime: time-64位整数时间， realtime-返回实数时间， realtime不常用
• $finish(n) $stop(n): finish 会退出，stop仅停止
• $readmemh $readmem, 不常用
• $random: $random % b -b 到b的随机数
• 信号的时间延迟
  • 延时控制
    1. 串行延迟控制(相对时间） 外部延迟控制#2 sum = a + b;; 内部延迟控制a = #5b;
    2. 并行延迟控制（绝对时间）：fork ... join
    3. 阻塞式延迟控制 a=#5 (相对时间）
    4. 非阻塞式延迟控制 a<=#5 （绝对时间）虽然在begin end里面，但是仍是并行的
  • 事件控制
    1. 边沿触发事件控制
       • 形式： `@(<事件表达式>) 行为语句； 可以有一个或多个事件表达式(OR或逗号连接）
       • 事件表达式3种：信号名，posedge, negedge
       • 正跳和负跳：注意 z和x
    2. 电平敏感事件控制 （描述latch，早期电路使用)
       • 形式：wait(条件表达式） 行为语句；

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任务和函数

• 出发点：简化，复用
• 与模块的区别：
• 任务： task name ... end task
  1. 第一行不能列出端口名列表
  2. 可以有延时语句，敏感事件控制语句等事件控制语句
  3. task 可以有端口，也可以没有
  4. 可以有1个或多个返回值， 也可以没有返回值
  5. 任务可以调用函数，也可以调用任务本身
  6. 任务定义结构内不能有 initial 或 always 过程块
  7. 可以出现 disable终止语句，来终止task
• 任务调用

  与模块的区别，没有实例，每一个模块是独立与其他模块的，任务写在模块里面，只能调用模块内的任务

• 函数：
  1. 定义：

     function 返回类型或位宽 函数名；
     输入参数  // 至少有一个输入端口
     局部变量说明

  2. 注意
     • 必须定义在模块中，不能在过程块内 （与task相同）
     • 必须至少有一个输入端口
     • 不能有输出端口和双向端口 （task 可以有）
     • 函数定义结构中的行为语句部分内不能出现时间控制描述，也不允许disable终止语句
     • 函数定义中间不能出现过程块（与task相同）
     • 函数可以调用函数 但不能调用任务
     • 第一行 语句中不能出现端口列表（与task相同）
     • 函数声明时，隐式声明了一个 function_identifier的寄存器类型变量，传递返回值
  3. 函数调用 （函数相当于一个数）
     • 不能做为单独一条语句，只能做为一个操作数
     • 可以用于过程块，也可以用于 assign 连续赋值语句
     • 函数中声明的所有局部寄存器是静态的，即可以在多个调用中保持它们的值

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典型测试向量的设计

1. 初始化
   • initial初始化 ：只执行一次，变量必须是 reg类型
   • 隐式初始化：定义时直接初始化
2. 数据信号测试向量的产生
   • 可以在initial语句中产生： 不规则信号
   • 也可以在always语句中产生： 规则或者循环信号
3. 时钟信号测试向量的产生（重要）
   • 基于initial语句： foerever #(clk_period/2) clk = ~clk
   • 基于always语句: always # (clk_period/2) clk = ~clk (always 不加敏感信号表，就会一直循环执行）
   • 眼图？时钟信号采样位置：对时钟信号进行相位偏移，使其采样在眼图的中间位置
4. 总线信号测试向量的产生 （非常重要）AMBA总线
   • 总线是运算部件之间的数据流通的公共通道，总线频率一般是内核芯片频率的一半或者1/4
   • AHB总线：低速总线
5. 对于VLSI， 计算机生成VCD 文件，从而产生测试信号

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用户自定义元件 （UDP） （很少用了）

• User Defined Primitive
• 查找表的方式

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基本门级原件和模块的延时建模 （重要）

门级延时

1. 门级延迟 #( dA, dB, dC)
   • 上升延迟 dA
   • 下降延迟 dB
   • 到不定态的延迟 min(dA, dB, dC)
   • 截止延迟 dC
2. 门级延迟 最小，典型，最大延时的表达形式 #(d_min: d_typ: d_max) 与上面一起共1~9个值

   模块级延时

3. specify endspecify, 包含路径延迟语句(a=>out) = (8,9,10)
4. 并行
5. 全连接：(a,b *>out) = 9;
6. specparam 声明语句：声明specify语句中的参数
7. specparam vs parameter
8. 与时序检查相关的系统任务（重要）
   • $setup(data_event, reference, limit): setup time 时间检测， （高速电路容易遇到）
   • $hold(reference_event, data_event, limit): hold time 时间检测，
   • ...

     编译预处理

9. `define, undef
10. `include
11. `timescale 1ns/1ps: 单位 和 精度
12. ...

verilog HDL 测试方法

1. 完全测试法：
   • 语句覆盖率
   • 路径覆盖率
   • 状态机覆盖率
   • 触发覆盖率
   • 表达式覆盖率
2. 随机测试法
3. 自动测试法

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数字电路系统设计 （层次化描述）

• bottom-up （不推荐）
• Top-Down
• 混合开发

  典型数字电路设计

  1. 加法树乘法器
  2. wallace 树乘法器
  3. 复数乘法器
  4. FIR滤波器（重要）： 有限冲激响应滤波器 ： 面积大，结构简单
  5. 存储器：RAM， ROM
  6. FIFO 设计
  7. 键盘扫描 和 编码器
  8. log函数
  9. CORDIC 算法

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EDA 工具

1. modelsim： project, object, wave, data flow.

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There are three types of assignments in Verilog:

• Continuous assignments (assign x = y;). Can only be used when not inside a procedure ("always block").
• Procedural blocking assignment: (x = y;). Can only be used inside a procedure.
• Procedural non-blocking assignment: (x <= y;). Can only be used inside a procedure.