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rizinorg / rizin

UNIX-like reverse engineering framework and command-line toolset.
https://rizin.re
GNU Lesser General Public License v3.0
2.69k stars 360 forks source link

Do not print too much registers in `Vpp` mode #1716

Closed XVilka closed 3 years ago

XVilka commented 3 years ago

Work environment

Questions Answers
OS/arch/bits (mandatory) -
File format of the file you reverse (mandatory) -
Architecture/bits of the file (mandatory) ARMv8 64 (AARCH64)
rizin -v full output, not truncated (mandatory) rizin 0.3.0-git @ linux-x86-64

commit: 09d5b01b67c640c1fafde9b3434ade342a225b32, build: 2021-09-18__12:22:59

Expected behavior

Do not print those special registers probably, to avoid cluttering,

Actual behavior

image

It also prints the same content with dr. I am not sure if they should be kept in dr output as well, probably better to keep them, but certainly not in the visual mode.

Steps to reproduce the behavior

Additional Logs, screenshots, source code, configuration dump, ...

See https://github.com/rizinorg/cutter/issues/2687

ret2libc commented 3 years ago

We need to check how registers are printed in visual mode. dr is supposed to output "GPR"(General purpose Registers) registers, so those additional things should not be printed, I think.

XVilka commented 3 years ago

This is what QEMU's own gdbserver sends to the Rizin:

<feature name="org.gnu.gdb.aarch64.core">
  <reg name="x0" bitsize="64"/>
  <reg name="x1" bitsize="64"/>
  <reg name="x2" bitsize="64"/>
  <reg name="x3" bitsize="64"/>
  <reg name="x4" bitsize="64"/>
  <reg name="x5" bitsize="64"/>
  <reg name="x6" bitsize="64"/>
  <reg name="x7" bitsize="64"/>
  <reg name="x8" bitsize="64"/>
  <reg name="x9" bitsize="64"/>
  <reg name="x10" bitsize="64"/>
  <reg name="x11" bitsize="64"/>
  <reg name="x12" bitsize="64"/>
  <reg name="x13" bitsize="64"/>
  <reg name="x14" bitsize="64"/>
  <reg name="x15" bitsize="64"/>
  <reg name="x16" bitsize="64"/>
  <reg name="x17" bitsize="64"/>
  <reg name="x18" bitsize="64"/>
  <reg name="x19" bitsize="64"/>
  <reg name="x20" bitsize="64"/>
  <reg name="x21" bitsize="64"/>
  <reg name="x22" bitsize="64"/>
  <reg name="x23" bitsize="64"/>
  <reg name="x24" bitsize="64"/>
  <reg name="x25" bitsize="64"/>
  <reg name="x26" bitsize="64"/>
  <reg name="x27" bitsize="64"/>
  <reg name="x28" bitsize="64"/>
  <reg name="x29" bitsize="64"/>
  <reg name="x30" bitsize="64"/>
  <reg name="sp" bitsize="64" type="data_ptr"/>

  <reg name="pc" bitsize="64" type="code_ptr"/>
  <reg name="cpsr" bitsize="32"/>
</feature>
<?xml version="1.0"?><!DOCTYPE target SYSTEM "gdb-target.dtd"><feature name="org.qemu.gdb.aarch64.sve"><vector id="vq16qu" type="uint128" count="16"/><vector id="vq16qs" type="int128" count="16"/><vector id="vq32du" type="uint64" count="32"/><vector id="vq32ds" type="int64" count="32"/><vector id="vq32df" type="ieee_double" count="32"/><vector id="vq64su" type="uint32" count="64"/><vector id="vq64ss" type="int32" count="64"/><vector id="vq64sf" type="ieee_single" count="64"/><vector id="vq128hu" type="uint16" count="128"/><vector id="vq128hs" type="int16" count="128"/><vector id="vq256bu" type="uint8" count="256"/><vector id="vq256bs" type="int8" count="256"/><union id="vq16n"><field name="u" type="vq16qu"/><field name="s" type="vq16qs"/></union><union id="vq32n"><field name="u" type="vq32du"/><field name="s" type="vq32ds"/><field name="f" type="vq32df"/></union><union id="vq64n"><field name="u" type="vq64su"/><field name="s" type="vq64ss"/><field name="f" type="vq64sf"/></union><union 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type="uint32"/></feature><?xml version="1.0"?><!DOCTYPE target SYSTEM "gdb-target.dtd"><feature name="org.qemu.gdb.arm.sys.regs"><reg name="MVFR6_EL1_RESERVED" bitsize="64" regnum="86" group="cp_regs"/><reg name="MVFR7_EL1_RESERVED" bitsize="64" regnum="87" group="cp_regs"/><reg name="ID_AA64PFR0_EL1" bitsize="64" regnum="88" group="cp_regs"/><reg name="MAIR_EL3" bitsize="64" regnum="89" group="cp_regs"/><reg name="ID_AA64PFR1_EL1" bitsize="64" regnum="90" group="cp_regs"/><reg name="ID_AA64PFR2_EL1_RESERVED" bitsize="64" regnum="91" group="cp_regs"/><reg name="ID_AA64PFR3_EL1_RESERVED" bitsize="64" regnum="92" group="cp_regs"/><reg name="SCTLR" bitsize="64" regnum="93" group="cp_regs"/><reg name="ID_AA64ZFR0_EL1" bitsize="64" regnum="94" group="cp_regs"/><reg name="ACTLR_EL1" bitsize="64" regnum="95" group="cp_regs"/><reg name="DACR32_EL2" bitsize="64" regnum="96" group="cp_regs"/><reg name="ID_AA64PFR5_EL1_RESERVED" bitsize="64" regnum="97" group="cp_regs"/><reg name="CPACR" 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