Open utterances-bot opened 1 year ago
madd那个感觉直接这样写简单点
{temp_hi, temp_lo} <= $signed({hi, lo}) + $signed(rs) * $signed(rt);
madd那个感觉直接这样写简单点
{temp_hi, temp_lo} <= $signed({hi, lo}) + $signed(rs) * $signed(rt);
博客里那么写只是因为 Verilog 对于 $signed
的处理太 confusing 了,如果对这个语法现象比较清楚的话可以用最简单的写法
「BUAA-CO-Lab」 P6 流水线 CPU-lite2 - roife 的博客 | Roife Blog
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