关于Verilog中符号自动合并显示的问题

sylviaxgj / typora-forest-theme

another typora theme

MIT License

159 stars 11 forks source link

Closed cepheus69 closed 2 years ago

cepheus69 commented 2 years ago

在开启forest theme之后，会自动将代码块中的非阻塞赋值（ <= ）符号合并成小于等于号：

切换到Github theme之后，显示正常：

错误的符号合并容易使代码易读性下降，希望作者大大能尽快看看这个问题如何修复

sylviaxgj commented 2 years ago

感谢反馈，已修复！！v0.1.6