search

urock / FpgaOpenCV

Проект обработки видео на FPGA Zynq с аппаратной реализацией OpenCV алгоритмов с помощью Vivado HLS
4 stars 6 forks source link

Добавить проект для RTL моделирования и промоделировать два HLS ядра #10

Closed urock closed 8 years ago

urock commented 8 years ago

Проект добавляй в ветку https://github.com/urock/FpgaOpenCV/tree/fpga/rtl_model в папку fpga

Потом подтяни в эту ветку изменения из ветки https://github.com/urock/FpgaOpenCV/tree/develop

Ну а как подключать ядра в Vivado, я описал в readme в папке hls

urock commented 8 years ago

HLS ядра за один вызов (ap_start на один такт) обрабатывают один кадр. Я думаю, есть два варианта, как управлять этими ядрами из ARM

  1. включать start, ждать done, потом опять включать и так каждый кадр
  2. разобраться с возможностью autorestart - я видел такую функцию в списке автогенерируемых для управления из ARM.