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1. I use this command to generate a Verilog project with wishbone bus: `python3 -m litex_boards.targets.digilent_basys3 --integrated-rom-init=test.bin --integrated-main-ram-size=0x2000 --build`, then …
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I have successfully ported the Demo System to the Basys3 board (the branch in my forked repo is [here](https://github.com/lowRISC/ibex-demo-system/compare/main...medexs:ibex-demo-system:add-basys3-sup…
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¡Hola!
Tengo unas dudas acerca del Assembler, acerca del flujo de trabajo, entiendo que cada grupo tiene libertad para desarrollar el assembler a su gusto, mis dudas van acerca del archivo main.py …
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When running nextpnr-xilinx targeting a basys3 board like so:
`nextpnr-xilinx --chipdb ../xc7a35t.bin --xdc ../basys3_nextpnr.xdc --json pong.json --write pong.routed.json --fasm pong.fasm --log next…
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Tengo una duda sobre la base a utilizar para desarrollar la CPU al principio del proyecto. ¿Tenemos que utilizar lo desarrollado en la Actividad 2 para tener componentes como la ALU? Y en relación a e…
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Mi primera duda es acerca de la manera en que el PC lee las instrucciones. ¿Es necesario que implementemos nosotros un paro al PC una vez que llegue a la última instrucción en la memoria? Mi segunda d…
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Los números a multiplicar en la etapa 1 deben ser de la rom? O tenemos que hacerlo con los switches como en las actividades?
Supongo que es el primer caso, porque la cpu no recibe nada de los switc…
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Hi,
I have synthesized my design for Basys3 digilent board. I used the design "leon3-digilent-basys3", the design got synthesized correctly and the bitfile is generated. I have problems in connect…
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These modules are incredibly useful, but I'm a little unclear as to which of the two makes sense for a buffer. (I think what I want is a skid buffer, but honestly I'm struggling to understand the diff…
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Hola, con el fin de solucionar la posicion de SP dado un momento, se puede modificar la instancia Basys3 y CPU para que los leds proyecten el valor del SP?